JPH0743937B2 - 多方向読み出し１方向書き込みメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１方向からアドレス選択
して１方向からデータを書き込むことができ、複数方向
からのアドレス選択に対してデータを読み出すことがで
きるメモリ装置に関するものである。

【０００２】

【従来の技術】従来から提案されている単一方向アクセ
ススタティックメモリセルを図８に示す。図８（Ａ）に
示すように、メモリセル１は、２個の入出力端子２，３
を持つスタティックフリップフロップ４による情報保持
手段と、例えばｎチャネルＭＩＳ形電界効果トランジス
タで構成されたトランジスタ５，６と、ワード線７と、
ビット線８，９とを有する。この場合、ワード線７はメ
モリセル１を選択する信号線であり、ビット線８，９は
メモリセル１への書き込みデータ又はメモリセル１から
の読み出しデータを転送する信号線である。スタティッ
クフリップフロップ４は４個のトランジスタ１０〜１３
から構成され、例えばトランジスタ１０，１１はｎチャ
ネルＭＩＳ形電界効果トランジスタ、トランジスタ１
２，１３はｐチャネルＭＩＳ形電界効果トランジスタで
ある。トランジスタ１０，１１はその一端をそれぞれ入
出力端子２，３に接続され、他端は共通に接地される。
又、トランジスタ１２，１３はその一端をそれぞれ入出
力端子２，３に接続され、他端は共通に電源端子１４に
接続される。トランジスタ１０，１２のゲートは共通に
入出力端子３に接続される。トランジスタ１１，１３の
ゲートは共通に入出力端子２に接続される。スタティッ
クフリップフロップ４の入出力端子２はトランジスタ５
を介してビット線８に接続され、スタティックフリップ
フロップ４の入出力端子３はトランジスタ６を介してビ
ット線９に接続される。一方、トランジスタ５，６のゲ
ートはワード線７に共通に接続されている。以上が従来
から提案されている単一方向アクセスメモリセル１の構
成である。

【０００３】以下に単一方向アクセスメモリセル１の動
作を説明する。 〔データの書き込み〕このような構成を有する従来のメ
モリセル１にデータを書き込むには、書き込むデータと
同相の電位をビット線８に印加し、書き込むデータと逆
相の電位をビット線９に印加し、かつ、ワード線７を高
電位にする。ワード線７が高電位なので、トランジスタ
５，６がオン状態となり、導通するので、ビット線８の
電位と入出力端子２の電位およびビット線９の電位と入
出力端子３の電位がそれぞれ等しくなり、かつ、入出力
端子２の電位と入出力端子３の電位とが異なる極性を持
つ。そのため、スタティックフリップフロップ４のトラ
ンジスタ１０〜１３のオン又はオフの状態が決定され、
単一方向アクセスメモリセル１にデータが書き込まれ
る。

【０００４】〔データの保持〕このデータを保持するに
はワード線７を低電位とし、トランジスタ５，６をオフ
状態とすることで、入出力端子２とビット線８との間お
よび入出力端子３とビット線９との間を非導通とし、フ
リップフロップ４とビット線８，９とを切り離せばよ
い。

【０００５】〔データの読み出し〕データを読み出すに
は、ビット線８，９を等電位にプリチャージして高電位
にした後に、ワード線７を高電位にして、スタティック
フリップフロップ４に書き込まれ維持されている状態を
ビット線８に伝える。ここで、論理値“１”に高電位
を、論理値“０”に低電位を対応させる。スタティック
フリップフロップ４の入出力端子２に論理値“１”が書
き込まれている場合、入出力端子２は高電位であるた
め、高電位となっているビット線８の電位が変化しない
ことにより、論理値“１”が読み出される。一方、スタ
ティックフリップフロップ４の入出力端子２に論理値
“０”が書き込まれている場合、入出力端子２は低電位
であるため、高電位となっているビット線８の電位が引
き下げられることにより、論理値“０”が読み出され
る。一方、入出力端子３に書き込まれている状態を同様
にビット線９から読み出せる。又、ビット線８，９の電
位差を検出することによっても、書き込まれている状態
を読み出せる。上記のメモリセルによってメモリ装置を
構成する場合には、図８（Ｂ）に示すように、メモリセ
ル１をｍ行ｎ列にｍ×ｎ個配列し、単一方向アクセスメ
モリ装置１５を構成する。第ｉ（ｉ＝１，２，…，ｍ）
のワード線７に対応してアドレスＷＸiを選択し、ＢＹ
１，ＢＹ２，…，ＢＹnで示すビット線８を介すか、又
はＢＹ１′，ＢＹ２′，…，ＢＹｎ′で示すビット線９
を介してメモリセル１であるＣi１，Ｃi２，…，Ｃinの
データをそれぞれ読み書きする。

【０００６】

【発明が解決しようとする課題】画像認識や文字認識な
どの分野においては、煩雑な処理または大量のハードウ
ェアの付加が必要となる。例えば、文字認識において
は、図９（Ａ）に示すように、１個の文字データ１６を
Ｘ軸方向（横方向)、斜め右上方向、斜め左上方向、Ｙ
軸方向(縦方向）の４方向に走査することが必要とな
り、煩雑な処理または大量のハードウェアの付加を必要
とする。図８に示したメモリ装置において、ｍ＝７，ｎ
＝５としたパタンメモリ装置へ文字“Ｆ”を書き込んだ
場合を図９（Ｂ）に示す。この場合は、７ワード×５ビ
ットの単一方向アクセスメモリ装置１７が用いられる。
図９（Ｂ）中のアドレスＷＸ１〜ＷＸ７、ビット線ＢＹ
１〜ＢＹ５は、図８と同一の趣旨で用いられる。上記の
装置において、Ｘ軸方向にデータを走査する場合には、
選択方向がメモリ装置１７のワード線の方向と一致する
ので、１度のアドレス選択で、Ｘ軸方向の１ワード分の
データの読み出しができる。また、斜め右上方向にデー
タを走査する場合、例えば、図９（Ｂ）のＲ線上の５ビ
ットのデータを読み出すには、アドレスＷＸ７でビット
線ＢＹ１、アドレスＷＸ６でビット線ＢＹ２、アドレス
ＷＸ５でビット線ＢＹ３、アドレスＷＸ４でビット線Ｂ
Ｙ４、アドレスＷＸ３でビット線ＢＹ５の各データを順
次読み出すことになる。従って、この場合、斜め右上方
向に１回走査するのにビット数分である５回の選択が必
要となる。また、斜め左上方向にデータを走査する場
合、例えば、図９（Ｂ）のＬ線上の５ビットのデータを
読み出すには、アドレスＷＸ７でビット線ＢＹ５、アド
レスＷＸ６でビット線ＢＹ４、アドレスＷＸ５でビット
線ＢＹ３、アドレスＷＸ４でビット線ＢＹ２、アドレス
ＷＸ３でビット線ＢＹ１の各データを順次読み出すこと
になる。従って、この場合、斜め左上方向に１回走査す
るのにビット数分である５回の選択が必要となる。ま
た、Ｙ軸方向にデータを走査する場合には、走査すべき
特定のビット線について、アドレスＷＸ１〜ＷＸ７まで
順次読み出す。従って、Ｙ方向に１回走査するのに、７
回の選択が必要となる。以上のことから、一般にｍ行ｎ
列の単一方向アクセスメモリ装置では、ワード線と異な
る方向に１回走査するのに、最悪ｍ回の選択が必要とな
る。

【０００７】図１０は、図９の例に見られる走査時間の
増加を短縮するために、走査方向別に、専用のパタンメ
モリ装置を備えた例である。図１０（Ａ）に示す７行５
列のメモリ装置１８はＸ軸方向用のメモリ装置である。
図１０（Ｂ）に示す１１行５列のメモリ装置１９は斜め
右上方向用のメモリ装置である。図１０（Ｃ）に示す１
１行５列のメモリ装置２０は斜め左上方向用のメモリ装
置である。図１０（Ｄ）に示す５行７列のメモリ装置２
１はＹ軸方向用のメモリ装置である。ここで、各方向の
データの走査は、各メモリ装置へのアドレス選択１回の
読み出しによってできるが、そのためには、あらかじめ
文字データを走査方向に応じて図１０に示すように配置
し直して各メモリ装置に書き込んでおく操作が加わり、
かつ４倍以上のメモリ装置が必要となる。なお、図１０
中の×印は、未使用のメモリセルを示す。

【０００８】以上述べた様に、従来の単一方向アクセス
メモリ装置を用いて、メモリ装置固有のワード線の方向
と異なる方向へデータを走査しようとすると、メモリ装
置への選択回数は、走査するビット数に等しい回数だけ
必要となり、メモリ装置へのアクセス時間が膨大となる
欠点があった。又、メモリ装置への選択回数を増加させ
ないためには、走査方向別に、データをあらかじめ再配
置して格納しておくメモリ装置が必要となり、付加ハー
ドウェア量が増大するだけでなく、付加したメモリ装置
のそれぞれに対応する走査方向のデータがメモリ装置へ
の１回の選択で読み出せるように、あらかじめ再配置し
て書き込んでおく煩雑な操作も必要になるという欠点が
あった。

【０００９】本発明はこれらの欠点を解決するために複
数方向からデータの読み出しが可能なメモリ装置を実現
することを目的とするものである。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、従来の
単一方向アクセスメモリセルに、１個の第３のトランジ
スタと、それ以外のＫ個（Ｋ≧０，整数）のトランジス
タとを付加し、また、メモリ装置に、Ｋ方向のワード線
と、Ｍ方向（Ｋ≧Ｍ≧０，整数）のビット線とを付加
し、第３のトランジスタのゲートを２本のビット線のう
ち第Ｌ番目のビット線（Ｌ＝１または２）に接続し、第
３のトランジスタのゲート以外の一端はスタティックフ
リップフロップの第Ｌ番目の入出力端子に接続し、第３
のトランジスタのゲート以外の他端は１本のワード線に
接続し、Ｋ個のトランジスタ各々についてＮ番目（Ｋ≧
Ｎ≧０，整数）のトランジスタのゲートと、Ｋ方向のワ
ード線のＮ番目のワード線とをそれぞれ接続し、Ｋ個の
トランジスタのゲート以外の一端はスタティックフリッ
プフロップの２個の入出力端子の一方に接続し、Ｋ個の
トランジスタのＮ番目のトランジスタのゲート以外の他
端はトランジスタのゲートが接続されていない２本のビ
ット線とＭ方向のビット線のうちの１本のビット線また
は前記１本のワード線に接続した構成を有する。なお、
上記発明のメモリセルの最小単位、すなわちＫ＝Ｍ＝０
の回路は、後記図１に示す回路である。また、上記１個
の第３のトランジスタは、例えば後記図１または図５の
トランジスタ５１に相当し、上記Ｋ方向のワード線は、
例えば後記図５のワード線６３、６４に相当する。

【００１１】

【作用】上記のように構成したことにより、本発明にお
いては、Ｋ＋１本のワード線又はトランジスタのゲート
が接続されている１本のビット線でアドレス選択でき、
ビット線の機能も兼ね備えるワード線又はＭ方向のビッ
ト線からデータの読み出しができる。したがって、これ
らメモリセルの複数個をアレイ状に配置すると、Ｋ＋２
方向へメモリセルの並びをアドレス選択し、Ｍ＋２方向
からデータを読み出せるメモリ装置を実現できる。又、
Ｍ＋１方向へのアドレス選択を行って、Ｍ＋１方向のビ
ット線から同時読み出しを行うこともできる。

【００１２】

【実施例】実施例の説明の前に本発明の基礎となる回路
について説明する。図２は本発明の基礎となるメモリセ
ルの回路図である。メモリセル３０は、２個の入出力端
子２，３を持つスタティックフリップフロップ４による
情報保持手段と、例えばｎチャネルＭＩＳ形電界効果ト
ランジスタで構成された３個のトランジスタ５，６，３
１と、２本のワード線７，３２と、３本のビット線８，
９，３３とを有する。スタティックフリップフロップ４
は、２個の入出力端子２，３を持ち、内部は図８と同様
の回路構成を有する。第１のトランジスタ５と第２のト
ランジスタ６のゲートは、共通に第１のワード線７に接
続されている。又、第３のトランジスタ３１のゲート
は、第２のワード線３２に接続されている。スタティッ
クフリップフロップ４の第１の入出力端子２は、第１の
トランジスタ５を介して第１のビット線８に接続されて
いる。又、第１の入出力端子２は、第３のトランジスタ
３１を介して第３のビット線３３にも接続されている。
一方、スタティックフリップフロップ４の第２の入出力
端子３は、第２のトランジスタ６を介して第２のビット
線９に接続されている。以上がメモリセル３０の構成で
ある。以下にメモリセル３０の動作を説明する。

【００１３】〔データの書き込み〕このような構成を有
するメモリセル３０において、書き込むデータと同相の
電位を第１のビット線８に印加し、書き込むデータと逆
相の電位を第２のビット線９に印加し、第１のワード線
７を高電位にする。この様にすると、第１のワード線７
に制御される第１のトランジスタ５と第２のトランジス
タ６とがオン状態となり、導通する。このため、第１の
ビット線８の電位と第１の入出力端子２の電位とが同電
位となる。又、第２のビット線９の電位と第２の入出力
端子３の電位とが同電位となる。この様にして、スタテ
ィックフリップフロップ４の２個の入出力端子２，３に
それぞれ書き込むデータに対して同相と逆相の電位が印
加されるので、これに伴いスタティックフリップフロッ
プ４内のオンオフ状態が遷移し、データを書き込むこと
ができる。

【００１４】〔データの保持〕このデータを保持するに
はワード線７，３２の両方を低電位とし、２個の入出力
端子２，３を両方ともハイインピーダンス状態とするこ
とで、スタティックフリップフロップ４の状態を維持す
る。

【００１５】〔データの読み出し〕横方向アクセス 第１のビット線８と第２のビット線９を等しい電位にプ
リチャージして高電位にした後に、第１のワード線７を
高電位にして、スタティックフリップフロップ４に保持
された状態を第１のビット線８と第２のビット線９に伝
え、これらのビット線８、９の電位差を検出することに
よって、データを読み出すことができる。又、同様にビ
ット線８、９を等電位にプリチャージし高電位にした
後、第１のワード線７を高電位にして、第１の入出力端
子２の電位が伝わる第１のビット線８の電位変化を検出
することによっても、データを読み出すことができる。
又、同様にビット線８，９を等電位にプリチャージし高
電位にした後、第１のワード線７を高電位にして、第２
の入出力端子３の電位が伝わる第２のビット線９の電位
変化を検出することによっても、データを読み出すこと
ができる。

【００１６】縦方向アクセス 縦方向にアクセスしてデータを読み出すには、第３のビ
ット線３３をプリチャージして高電位にした後に、第２
のワード線３２を高電位にし、第３のビット線３３の電
位変化を検出して、データを読み出す。

【００１７】直交同時アクセス 第１のワード線７と第１のビット線８又は第２のビット
線９との組合わせによる読み出し動作と、第２のワード
線３２と第３のビット線３３との組合わせによる読み出
し動作とを同時に行うことができる。例えば、ビット線
８，９，３３を高電位にプリチャージし等電位にした後
に、第１のワード線７により横方向にアクセスして、第
１のビット線８と第２のビット線９からデータを読み出
す。これと同時に、第２のワード線３２により縦方向に
アクセスして、第３のビット線３３からデータを読み出
す。この様に、同時に２方向からアクセスが可能とな
る。以上、２方向からのデータ読み出しが同等に行える
２方向アクセススタティックメモリセルを構成すること
ができる。

【００１８】図３は、図２に示したメモリセル３０をｍ
行ｎ列に（ｍ×ｎ）個配列し、信号線７，８，９，３
２，３３は隣接する縦横のメモリセルとそれぞれ共有し
て配線された２方向アクセススタティックメモリ装置３
４の概念図である。２方向アクセススタティックメモリ
装置３４を構成するのに必要なアドレス回路、信号線駆
動回路等は従来のスタティックメモリ装置に用いられて
いる回路と同様の回路が使用出来るので、図３ではそれ
らをすべて省略してある。図３において、第１のワード
線７は横方向にアクセスするとき選択され、それぞれア
ドレスＷＸ１，ＷＸ２，…，ＷＸmを与えられ、第１の
ビット線８はビット線ＢＹ１，ＢＹ２，…，ＢＹn及び
第２のビット線９はビット線ＢＹ１′，ＢＹ２′，…，
ＢＹn′を介してデータの読み書きを行う。又、第２の
ワード線３２は縦方向にアクセスするとき選択され、そ
れぞれアドレスＷＹ１，ＷＹ２，…，ＷＹnを与えら
れ、第３のビット線３３はビット線ＢＸ１，ＢＸ２，
…，ＢＸmを介して読み出しを行う。

【００１９】以下にメモリ装置３４の動作を説明する。 〔データの書き込み〕メモリセルＣij（ｉ＝１，２，
…，ｍ ｊ＝１，２，…，ｎ）にデータを書き込む場
合、アドレスＷＸiの第１のワード線７を高電位とし、
その他のアドレスのワード線７，３２を低電位とし、書
き込むデータと同相の電位を第１のビット線８のＢＹj
に印加し、かつ書き込むデータと逆相の電位を第２のビ
ット線９のＢＹj′に印加する。

【００２０】〔データの読み出し〕横方向アクセス メモリ装置３４から、データを横方向にアクセスし読み
出す方法は、アドレスＷＸi（ｉ＝１，２，…，ｍ）で
指定される第１のワード線７を高電位とし、ＷＸi以外
のアドレスを持つ第１のワード線７を低電位とし、あら
かじめプリチャージされている第１のビット線８と第２
のビット線９から、メモリセルＣi１，Ｃi２，…，Ｃin
のデータを読み出す。

【００２１】縦方向アクセス アドレスＷＹj（ｊ＝１，２，…，ｎ）で指定される第
２のワード線３２を高電位とし、ＷＹj以外のアドレス
を持つ第２のワード線３２を低電位とし、あらかじめプ
リチャージされていた第３のビット線３３から、メモリ
セルＣ１ｊ，Ｃ２j，…，Ｃmjのデータを読み出す。

【００２２】同時２方向アクセス データを横方向にアクセスすると同時に、縦方向にアク
セスし、２方向から読み出すこともできる。例えば、ア
ドレスＷＸiで指定される第１のワード線７を高電位と
し、これ以外のアドレスを持つ第１のワード線７を低電
位とし、あらかじめプリチャージされていた第１のビッ
ト線８と第２のビット線９から、メモリセルＣi１，Ｃi
２，…，Ｃinのデータを読み出す。これと同時に、アド
レスＷＹjで指定される第２のワード線３２を高電位と
し、これ以外のアドレスを持つ第２のワード線３２を低
電位とし、あらかじめプリチャージされていた第３のビ
ット線３３から、メモリセルＣ１ｊ，Ｃ２j，…，Ｃmj
に蓄えられたデータを読み出す。この様にして従来の単
一方向アクセスメモリ装置では不可能であったデータ読
み出しを２方向から同等に行える２方向アクセススタテ
ィックメモリ装置を２方向アクセススタティックメモリ
セル３０によって実現できる。

【００２３】〔本発明の実施例〕図１は、本発明の第１
の実施例図である。図１において、メモリセル５０は、
２個の入出力端子２，３を持つスタティックフリップフ
ロップ４による情報保持手段と、例えばｎチャネルＭＩ
Ｓ形電界効果トランジスタで構成された３個のトランジ
スタ５，６，５１と、１本のワード線７と、２本のビッ
ト線８，９とを有する。スタティックフリップフロップ
４は、２個の入出力端子２，３を持ち、内部は前記図８
と同様の回路構成を有する。第１のトランジスタ５と第
２のトランジスタ６のゲートは、共通にワード線７に接
続されている。又、第３のトランジスタ５１のゲート
は、第１のビット線８に接続されている。スタティック
フリップフロップ４の第１の入出力端子２は、第１のト
ランジスタ５を介して第１のビット線８に接続されてい
る。それと同時に、第１の入出力端子２は、第３のトラ
ンジスタ５１を介してワード線７に接続されている。
又、スタティックフリップフロップ４の第２の入出力端
子３は、第２のトランジスタ６を介して第２のビット線
９に接続されている。以上がメモリセル５０の構成であ
る。

【００２４】以下にメモリセル５０の動作を説明する。 〔データの書込み〕このような構成を有するメモリセル
５０へ、書き込むデータと同相の電位を第１のビット線
８に印加し、書き込むデータと逆相の電位を第２のビッ
ト線９に印加し、ワード線７を高電位にする。この様に
すると、ワード線７に制御される第１のトランジスタ５
と第２のトランジスタ６とがオン状態となり、導通す
る。このため、第１のビット線８の電位と第１の入出力
端子２の電位とが同電位となる。又、第２のビット線９
の電位と第２の入出力端子３の電位とが同電位となる。
この様にして、スタティックフリップフロップ４の２個
の入出力端子２，３にそれぞれ書き込むデータに対して
同相と逆相の電位が印加されるので、これに伴いスタテ
ィックフリップフロップ内のオンオフ状態が遷移し、デ
ータを書き込むことができる。ここで、書き込むデータ
により第１のビット線８の電位が変化し、第１ビット線
８に制御される第３のトランジスタ５１のオンオフ状態
が遷移するので、第１の入出力端子２には、第１のトラ
ンジスタ５を経由する書き込み経路の他に、第３のトラ
ンジスタ５１を経由する経路が生じることがある。しか
し、以下に述べる理由から書き込みに矛盾は生じない。
すなわち、書き込むデータが“１”の場合、第１のビッ
ト線８は高電位となり、第３のトランジスタ５１は導通
する。この結果、第１の入出力端子２には、ワ−ド線７
の電位が新たに印加されるが、第１のビット線８と同じ
高電位を持つので、矛盾しない。又、書き込むデ−タが
“０”の場合、第１のビット線８は低電位となり、第３
のトランジスタ５１は非導通である。従って、第１のト
ランジスタ５を介する第１のビット線の電位だけが第１
の入出力端子２に印加され矛盾しない。

【００２５】〔データの保持〕このデータを保持するに
はワード線７と第１のビット線８との両方を低電位と
し、２個の入出力端子２，３を両方ともハイインピーダ
ンス状態とすることで、スタティックフリップフロップ
４の状態を維持する。

【００２６】〔データの読み出し〕横方向アクセス 第１のビット線８と第２のビット線９を等電位にディス
チャージして低電位にした後に、ワード線７を高電位に
して、スタティックフリップフロップ４に保持された状
態を第１のビット線８と第２のビット線９に伝え、これ
らのビット線８，９の電位差を検出することによって、
データを読み出すことができる。又、同様にビット線
８，９を等電位にディスチャージし低電位にした後、ワ
ード線７を高電位にして、第１の入出力端子２の電位が
伝わる第１のビット線８の電位の変化を検出することに
よっても、データを読み出すことができる。又、同様に
ビット線８，９を等電位にディスチャージし低電位にし
た後、ワード線７を高電位にして、第２の入出力端子３
の電位が伝わる第２のビット線９の電位の変化を検出す
ることによっても、データを読み出すことができる。以
上のアクセスでは、ワード線を高電位にする前に、ビッ
ト線をディスチャージする。これは、仮に第１のビット
線８をプリチャージすれば、第３のトランジスタ５１が
オンし、第１の入出力端子２にワード線７の高電位が印
加され、フリップフロップ４に書き込まれた状態を保持
できない可能性が生じるからである。

【００２７】縦方向アクセス 縦方向にアクセスしてデータを読み出すには、第２のビ
ット線９を低電位にした状態で、ワード線７をディスチ
ャージして低電位にした後、第１のビット線８を高電位
にし、ワード線７の電位の変化を検出して、データを読
み出す。ここで、第２のビット線９を低電位にするのは
以下の理由による。仮に第１の入出力端子２に“１”が
書き込まれている場合、ワード線７がディスチャージ後
に電位が上がり、第２のトランジスタが導通してしまう
が、第２のビット線９を低電位にしてあるため、第２の
入出力端子３に“０”が書き込まれ、データを保持した
ままデータを読み出すことができる。以上、２方向から
データの読み出しが同等に行える２方向アクセススタテ
ィックメモリセルを構成できる。

【００２８】図４は、図１に示したメモリセル５０をｍ
行ｎ列に（ｍ×ｎ）個配列し、信号線７，８，９は隣接
する縦横のメモリセルとそれぞれ共有して配線された２
方向アクセススタティックメモリ装置５２の概念図であ
る。２方向アクセススタティックメモリ装置５２を構成
するのに必要なアドレス回路、信号線駆動回路等は従来
のスタティックメモリ装置に用いられている回路と同様
の回路が使用できるので、図４ではそれらをすべて省略
してある。ワード線７は横方向にアクセスするとき選択
され、それぞれアドレスＷＸ１，ＷＸ２，…，ＷＸmを
与えられ、第１のビット線８はビット線ＢＹ１，ＢＹ
２，…，ＢＹnおよび第２のビット線９はビット線ＢＹ
１′，ＢＹ２′，…，ＢＹn′を介してデータの読み書
きを行う。又、第１のビット線８は縦方向にアクセスす
るとき選択され、それぞれアドレスＷＹ１，ＷＹ２，
…，ＷＹn（ＷＹj＝ＢＹj，ｊ＝１，…，ｎ）を持ち、
ワード線７はＢＸ１，ＢＸ２，…，ＢＸm（ＢＸi＝ＷＸ
i，ｉ＝１，…，ｍ）で示すビット線の機能を兼ね備え
ている。

【００２９】以下にメモリ装置５２の動作を説明する。 〔データの書込み〕メモリセルＣij（ｉ＝１，２，…，
ｍ ｊ＝１，２，…，ｎ）にデータを書き込む場合、ア
ドレスＷＸiのワード線７を高電位とし、その他のアド
レスのワード線７を低電位とし、書き込むデータと同相
の電位を第１のビット線８のＢＹjに印加し、書き込む
データと逆相の電位を第２のビット線９のＢＹj′に印
加する。

【００３０】〔データの読み出し〕横方向アクセス メモリ装置５２から、データを横方向にアクセスし読み
出す方法は、アドレスＷＸi（ｉ＝１，２，…，ｍ）で
指定されるワード線７を高電位とし、これ以外のアドレ
スのワード線７を低電位とし、あらかじめディスチャー
ジされている第１のビット線８と第２のビット線９か
ら、メモリセルＣi１，Ｃi２，…，Ｃinのデータを読み
出す。

【００３１】縦方向アクセス 第２のビット線９をすべて低電位にした状態で、アドレ
スＷＹj（ｊ＝１，２，…，ｎ）で指定される第１のビ
ット線８を高電位とし、これ以外のアドレスの第１のビ
ット線８を低電位とし、あらかじめディスチャージされ
ていたワード線７から、メモリセルＣ１j，Ｃ２j，…，
Ｃmjのデータを読み出す。この様にして従来の単一方向
アクセスメモリ装置では不可能であったデータ読み出し
を２方向から同等に行える２方向アクセススタティック
メモリ装置を２方向アクセススタティックメモリセル５
０によって実現できる。

【００３２】さらに本発明においては、ワード線とビッ
ト線とを共有することによってハードウエアの量を大幅
に減少させることが出来る。以下、説明する。図１に示
した本発明の最小単位の回路（Ｋ＝０、Ｍ＝０の場合）
においては、図４から判るように、ワード線７（ＷＸ
ｍ）はビット線（ＢＸｍ）を兼ねており、また、ビット
線８（ＢＹｎ）はワード線（ＷＹｎ）を兼ねている。し
たがってワード線またはビット線の数を大幅に減少させ
ることが出来る。

【００３３】次に、図５は、本発明の第２の実施例図で
ある。図５において、メモリセル６０は、前記図１のメ
モリセル５０に、例えばｎチャネルＭＩＳ形電界効果ト
ランジスタで構成された２個のトランジスタ６１，６２
と、２本のワード線６３，６４とを付加して構成される
スタティックフリップフロップ４、２個の入出力端子
２，３、トランジスタ５，６，５１、第１のワード線
７、ビット線８，９は前記のメモリセル５０と同様の接
続関係を有する。なお、この実施例は、ワード線は２本
付加しているが、ビット線の付加はないので、Ｋ＝２、
Ｍ＝０の場合に相当する。

【００３４】第４のトランジスタ６１のゲートは、第２
のワード線６３に接続されている。又、第５のトランジ
スタ６２のゲートは、第３のワード線６４に接続されて
いる。スタティックフリップフロップ４の第１の入出力
端子２は、第５のトランジスタ６２を介してワード線７
に接続されている。又、スタティックフリップフロップ
４の第２の入出力端子３は、第４のトランジスタ６１を
介して第２のビット線９に接続されている。以上がメモ
リセル６０の構成である。

【００３５】以下にメモリセル６０の動作を説明する。 〔データの書き込み〕このような構成を有するメモリセ
ル６０へ、書き込むデータと同相の電位を第１のビット
線８に印加し、書き込むデータと逆相の電位を第２のビ
ット線９に印加し、第１のワード線７を高電位にする。
この様にすると、ワード線７に制御される第１のトラン
ジスタ５と第２のトランジスタ６とがオン状態となり、
導通する。このため、第１のビット線８の電位と第１の
入出力端子２の電位とが同電位となる。又、第２のビッ
ト線９の電位と第２の入出力端子３の電位とが同電位と
なる。この様にして、スタティックフリップフロップ４
の２個の入出力端子２，３にそれぞれ書き込むデータに
対して同相と逆相の電位が印加されるので、これに伴い
スタティックフリップフロップ内のオンオフ状態が遷移
し、データを書き込むことができる。

【００３６】〔データの保持〕このデータを保持するに
はワード線７，６３，６４と第１のビット線８とのすべ
てを低電位とし、２個の入出力端子２，３を両方ともハ
イインピーダンス状態とすることで、スタティックフリ
ップフロップ４の状態を維持する。

【００３７】〔データの読み出し〕 横方向アクセス 前記のメモリセル５０と同様にデータを読み出す。但
し、ワード線６３，６４は低電位にしておく。 縦方向アクセス 前記のメモリセル５０と同様にデータを読み出す。但
し、ワード線６３，６４は低電位にしておく。 斜め右上方向アクセス ワード線７を低電位とした状態で、第２のワード線６３
を高電位とし、第２のビット線９の電位変化を検出し
て、データを読み出す。 斜め左上方向アクセス 第１のビット線８を低電位とした状態で、第３のワード
線６４を高電位とし、第１のワード線７の電位変化を検
出して、データを読み出す。 以上の構成により、４方向からアドレス選択して２方向
からデータの読み出しが同等に行える４方向アクセスス
タティックメモリセルを構成することができる。

【００３８】図６は、図５に示したメモリセル６０をｍ
行ｎ列に（ｍ×ｎ）個配列し、信号線７，８，９，６
３，６４は隣接する縦横のメモリセルとそれぞれ共有配
線した４方向アクセススタティックメモリ装置６５の概
念図である。４方向アクセススタティックメモリ装置６
５を構成するのに必要なアドレス回路、信号線駆動回路
等は従来のスタティックメモリ装置に用いられている回
路と同様の回路が使用できるので、図６ではそれらをす
べて省略してある。第１のワード線７のアドレスＷＸ
１，ＷＸ２，…，ＷＸm、第１のビット線８のＢＹ１，
ＢＹ２，…，ＢＹn、第２のビット線９のＢＹ１′，Ｂ
Ｙ２′，…，ＢＹn′、第１のビット線８によるアドレ
スＷＹ１，ＷＹ２，…，ＷＹn、第１のワード線７によ
るＢＸ１，ＢＸ２，…，ＢＸmは前記図４のメモリ装置
５２と同様に用いられる。一方、第２のワード線６３に
アドレスＷＲ１，ＷＲ２，…，ＷＲ(m+n-１）が与えら
れ斜め右上方向にアクセスするとき選択され、第３のワ
ード線６４にアドレスＷＬ１，ＷＬ２，…，ＷＬ(m+n-
１）が与えられ斜め左上方向にアクセスするとき選択さ
れる。以下にメモリ装置６５の動作を説明する。

【００３９】〔データの書き込み〕メモリセルＣij（ｉ
＝１，２，…，ｍｊ＝１，２，…，ｎ）にデータを書き
込む場合、前記のメモリ装置５２と同様にアドレスＷＸ
iの第１のワード線７を高電位とし、その他のアドレス
のワード線７，６３，６４及びビット線８を低電位と
し、書き込むデータと同相の電位を第１のビット線８の
ＢＹjに印加し、書き込むデータと逆相の電位を第２の
ビット線９ＢＹj′に印加する。

【００４０】〔データの読み出し〕横方向アクセス 前記のメモリ装置５２と同様にデータを読み出す。但
し、該当するアドレス以外のワード線は低電位にする。

【００４１】縦方向アクセス 前記のメモリ装置５２と同様にデータを読み出す。但
し、該当するアドレス以外のワード線は低電位にする。

【００４２】斜め右上方向アクセス アドレスＷＲi（ｉ＝１，２，…，m+n-１）で指定され
る第２のワード線６３を高電位とし、これ以外のアドレ
スの第２のワード線６３およびすべての第１のワード線
７を低電位とし、あらかじめディスチャージされている
第２のビット線９から、該当するメモリセルのデータを
読み出す。

【００４３】斜め左上方向アクセス あらかじめ第２のビット線９を低電位とした状態で、ア
ドレスＷＬi（ｉ＝１，２，…，ｍ＋ｎ−１）で指定さ
れる第３のワード線６４を高電位とし、これ以外のアド
レスの第３のワード線６４およびすべての第１のビット
線８を低電位とし、あらかじめディスチャージされてい
る第１のワード線７から、該当するメモリセルのデータ
を読み出す。 以上、４方向からアドレス選択して２方向からデータの
読み出しが同等に行える４方向アクセススタティックメ
モリ装置を４方向アクセススタティックメモリセル６０
により構成することができる。この様にして従来の単一
方向アクセスメモリ装置では不可能であった４方向から
のアドレス選択を同等に行える４方向アクセススタティ
ックメモリ装置を実現できる。

【００４４】以上、本発明による第１の実施例では、１
ワード線２ビット線式の２方向アドレス選択２方向デー
タ読み出し可能メモリセルの場合、第２の実施例では、
３ワード線２ビット線式の４方向アドレス選択２方向デ
ータ読み出し可能メモリセルの場合を示した。これらの
実施例に示すように、従来の単一方向アクセスメモリセ
ルに、１個の第１のトランジスタと、その他のＫ個（Ｋ
≧０，整数）のトランジスタを付加し、またＫ方向のワ
ード線と、Ｍ方向（Ｋ≧Ｍ≧０，整数）のビット線を付
加することにより、Ｋ＋１本のワード線又はトランジス
タのゲートが接続されている１本のビット線でアドレス
選択でき、ビット線の機能も兼ね備えるワード線又はＭ
方向のビット線からデータの読み出しができる多方向ア
ドレス選択が可能なメモリセルを構成でき、これらメモ
リセルの複数個をアレイ状に配置すると、Ｋ＋２方向へ
メモリセルの並びをアドレス選択し、Ｍ＋２方向からデ
ータを読み出せるメモリ装置を実現できる。又、Ｍ＋１
方向へのアドレス選択を行って、Ｍ＋１方向のビット線
から同時読み出しを行うこともできる。

【００４５】以上説明したように、本発明のメモリセル
によれば、多方向からアドレス選択可能なメモリ装置を
実現できる。画像処理や文字認識など２次元に配置され
るデータを処理する場合、本発明のメモリセルからなる
多方向アクセススタティックメモリ装置を使用すること
により、従来の単一方向アクセススタティックメモリ装
置では不可能であった多方向からのデータの読み出しが
容易に行えるようになる。一例として、前記従来技術の
項で記述した図９、図１０の例におけるパタンメモリ装
置１７〜２１に、本発明による４方向アクセススタティ
ックメモリ装置を適用した例を図７に示す。図７に示さ
れる４方向からアドレス選択可能な４方向アクセススタ
ティックメモリ装置７０は、図６に示した本発明のパタ
ンメモリ装置６５のｍ＝７，ｎ＝５の場合で実現され、
図７のパタンメモリ装置７０のアドレス、ビット線はメ
モリ装置６５と同一の趣旨で用いられる。上記の装置に
おける動作は、次のようになる。横方向にデータを走査
する場合は、アドレスＷＸ１〜ＷＸ７により選択し、ビ
ット線ＢＹ１〜ＢＹ５又はビット線ＢＹ１′〜ＢＹ５′
から読み出す。縦方向にデータを走査する場合は、アド
レスＷＹ１〜ＷＹ５により選択し、ビット線ＢＸ１〜Ｂ
Ｘ７から読み出す。斜め右上方向にデータを走査する場
合は、アドレスＷＲ１〜ＷＲ１１によって選択し、ビッ
ト線ＢＹ１′〜ＢＹ５′から読み出す。斜め左上方向に
データを走査する場合は、アドレスＷＬ１〜ＷＬ１１に
よって選択し、ビット線ＢＸ１〜ＢＸ７から読み出す。
以上のことから、縦・横・斜め２方向、どちらの方向か
らデータを読み出す場合でも、１回のアクセスで十分と
なる。すなわち、従来のｍ行ｎ列の単一方向アクセスメ
モリ装置では、ワード線と異なる方向に走査する場合、
最悪ｍ回のアクセスが必要であったのに対して、本発明
の多方向アクセスメモリ装置では１回のアクセスで実行
できる。

【００４６】なお、上述において、メモリセルの僅かな
実施例を述べたに留ったが、本発明の精神を脱すること
なしに、種々の変形、変更をなし得る。

【００４７】

【発明の効果】以上説明したように、本発明において
は、従来の単一方向アクセススタティックメモリ装置で
は不可能であった多方向からのデータの読み出しが容易
に行えるようになる。また、本発明によると、走査方向
別にメモリ装置を備えることが不要となるばかりでな
く、そのメモリ装置へあらかじめ各走査方向別に配列を
変えてデータを書き込む必要がなくなり、ハードウェア
量、選択時間を著しく削減できる効果がある。また、本
発明においては、ビット線を多方向で共有したり、ワー
ド線とビット線とを兼用したりすることが出来るので、
ビット線やワード線の数を減少させることが出来、それ
に伴ってそれらの線に付随する周辺回路も減少させるこ
とが出来るので、全体のハードウエア量を大幅に減少さ
せることが出来る、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例で、１ワード線２ビット
線式の２方向アクセスメモリセルの回路図。

【図２】本発明の基礎となるメモリセルの回路図。

【図３】図２のメモリセルをアレイ状に配列したメモリ
装置の回路図。

【図４】図１の２方向アクセスメモリセルをアレイ状に
配列した２方向アクセスメモリ装置の回路図。

【図５】本発明の第２の実施例で、３ワード線２ビット
線式の４方向アクセスメモリセルの回路図。

【図６】図５の４方向アクセスメモリセルをアレイ状に
配列した４方向アクセスメモリ装置の回路図。

【図７】文字データ用の４方向アクセスのパタンメモリ
装置の概念図。

【図８】従来の１ワード線２ビット線式の単一方向アク
セスメモリセルによる単一方向アクセスメモリ装置の回
路図。

【図９】文字データ用のパタンメモリ装置が１個の場合
の概念図。

【図１０】文字データのパタンメモリ装置が４個の場合
の概念図。 符号の説明 １…単一方向アクセスメモリセル ２，３…入出力端子 ４…スタティックフリップフロップ ５，６…ｎチャネルＭＩＳ形電界効果トランジスタ ７…ワード線 ８，９…ビット線 １０，１１…ｎチャネルＭＩＳ形電界効果トランジスタ １２，１３…ｐチャネルＭＩＳ形電界効果トランジスタ １４…電源端子 １５…単一方向アクセスメモリ装置 １６…文字データ １７，１８…７行５列の単一方向アクセスメモリ装置 １９，２０…１１行５列の単一方向アクセスメモリ装置 ２１…５行７列の単一方向アクセスメモリ装置 ３０…２ワード線３ビット線式２方向アクセスメモリセ
ル ３１…ｎチャネルＭＩＳ形電界効果トランジスタ ３２…ワード線 ３３…ビット線 ３４…２方向アクセスメモリ装置 ５０…１ワード線２ビット線式２方向アクセスメモリセ
ル ５１…ｎチャネルＭＩＳ形電界効果トランジスタ ５２…２方向アクセスメモリ装置 ６０…３ワード線２ビット線式４方向アクセスメモリセ
ル ６１，６２…ｎチャネルＭＩＳ形電界効果トランジスタ ６３，６４…ワード線 ６５…４方向アクセスメモリ装置 ７０…文字データ用のパタンメモリ装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１及び第２の２個のトランジスタと、２
   個の入出力端子を備えるスタティックフリップフロップ
   とからなり、前記第１のトランジスタのゲート以外の一
   端を前記スタティックフリップフロップの第１の入出力
   端子に接続し、前記第２のトランジスタのゲート以外の
   一端を前記スタティックフリップフロップの第２の入出
   力端子に接続してなるメモリセルを、複数個ｍ行ｎ列の
   行列に組み合わせ、かつ、各行１本のワード線と各列第
   １、第２の２本のビット線を有し、各メモリセル内の前
   記２個のトランジスタのゲートを該当する行の前記１本
   のワード線に共通接続し、第１のトランジスタのゲート
   以外の他端は該当する列の前記第１のビット線に接続
   し、第２のトランジスタのゲート以外の他端は該当する
   列の前記第２のビット線に接続してなる単一方向アクセ
   スメモリ装置において、前記各メモリセルに、１個の第
   ３のトランジスタと、それ以外のＫ個（Ｋ≧０，整数）
   のトランジスタとを付加し、前記メモリ装置に、Ｋ方向
   のワード線と、Ｍ方向（Ｋ≧Ｍ≧０，整数）のビット線
   とを付加し、前記第３のトランジスタのゲートを前記２
   本のビット線のうち第Ｌ番目のビット線（Ｌ＝１または
   ２）に接続し、前記第３のトランジスタのゲート以外の
   一端は前記スタティックフリップフロップの第Ｌ番目の
   入出力端子に接続し、前記第３のトランジスタのゲート
   以外の他端は前記１本のワード線に接続し、前記Ｋ個の
   トランジスタ各々についてＮ番目（Ｋ≧Ｎ≧０，整数）
   のトランジスタのゲートと、前記Ｋ方向のワード線のＮ
   番目のワード線とをそれぞれ接続し、前記Ｋ個のトラン
   ジスタのゲート以外の一端は前記スタティックフリップ
   フロップの２個の入出力端子の一方に接続し、前記Ｋ個
   のトランジスタのＮ番目のトランジスタのゲート以外の
   他端はトランジスタのゲートが接続されていない前記２
   本のビット線と前記Ｍ方向のビット線のうちの１本のビ
   ット線または前記１本のワード線に接続してなり、１方
   向からアドレス選択して１方向からデータを書き込み、
   Ｋ＋２方向からアドレス選択してＭ＋２方向からデータ
   を読み出せることを特徴とする多方向読み出し１方向書
   き込みメモリ装置。