JPH0338678B2 - - Google Patents
Info
- Publication number
- JPH0338678B2 JPH0338678B2 JP17826984A JP17826984A JPH0338678B2 JP H0338678 B2 JPH0338678 B2 JP H0338678B2 JP 17826984 A JP17826984 A JP 17826984A JP 17826984 A JP17826984 A JP 17826984A JP H0338678 B2 JPH0338678 B2 JP H0338678B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- word line
- data
- row address
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Description
〔産業上の利用分野〕
本発明は半導体記憶装置に関するものであり、
特にアドレス信号で指定されたメモリセルのデー
タのみならず、該メモリセルを中心として２次元
方向周辺の複数のメモリセルのデータを同時にア
クセス可能とした半導体記憶装置に関する。 本発明による半導体記憶装置は、画像データ処
理等のように多次元的データ処理に好適に用いら
れる。 〔従来の技術〕 例えば画像処理においては画像データを記憶す
るための画像メモリが用いられるが、この画像メ
モリは例えばグラフイツクデイスプレイ等に表示
される画像に対応して画像データを記憶している
ことが多い。このような画像メモリに記憶された
画像データは隣接アドレスに記憶されているデー
タ間で、(1)圧縮する、(2)差分をとる、(3)なめらか
にする、その他のデータ処理を行なうことがしば
しばある。このようなデータ処理を行なうために
は目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必
要とされる。したがつて、このような画像メモリ
等においては目的のメモリセルと共にその周辺の
メモリセルに対しても迅速にアクセスできること
が要求される。 またこのような要求はメモリセル単位毎のアク
セスに限らず、マトリクス計算、３次元的データ
処理等においてはワード毎についてもあり、隣接
アドレスの記憶データを高速に読み出せる機能が
あるとこれらの処理の効率向上になる。 このような要求に沿うものとして、すでに本発
明者により提案された半導体記憶装置がある（例
えば、特願昭58−53586号）。かかる半導体装置に
ついて、第２図を参照して下記に述べる。 第２図に図示の半導体記憶装置は、ワード線
WL０，WL１，WL２，…と、データ線BL０，
BL１，BL２，…と、これらの各ワード線および
データ線の間にそれぞれ接続されたメモリセル
MC００，MC０１，MC０２，…，MC１０，
MC１１，MC１２…と、３本のデータバスDB−
１、DB0、DB＋１とコラムデコーダCD０，CD
１，CD２，…と、トランスフアゲート用のトラ
ンジスタQ00，Q01，Q02，Q10，Q11，Q12，…等
を具備する。トランジスタQ00，Q01，Q02はそれ
ぞれデータ線BL０とデータバスDB−１、DB0、
DB＋１との間に接続され、トランジスタQ10，
Q11，Q12はそれぞれデータ線BL１とデータバス
DB−１、DB0、DB＋１との間に接続され、他
のトランジスタも同様に各データ線と各データバ
ス間に接続されている。そして、各コラムデコー
ダの出力は１つのデータ線とデータバスDB0と
の間に接続されたトランジスタのゲートと該デー
タ線の両側に位置するデータ線とデータバスDB
−１およびDB＋１の間に接続された各トラジス
タのゲートとに接続されている。例えば、コラム
デコーダCD１は、データ線BL１とデータバス
DB0との間に接続されたトランジスタQ11のゲー
トとデータ線BL０とデータバスDB−１との間に
接続されたトランジスタQ00のゲートとデータ線
BL２とデータバスDB＋１との間に接続されたト
ランジスタQ22のゲートとに共通接続されてい
る。なお、第２図では、データ線とは１つのコラ
ムに配置された各メモリセルおよび各トランスフ
アゲート用のトランジスタを接続するラインを称
しており、例えばデータ線BL０はメモリセル
MC００，MC０１，MC０２…およびトランジ
スタQ00，Q01，Q02を接続するものである。 第２図の記憶装置においては、例えばワード線
WL１が選択されてこの電位が高レベルにされる
と該ワード線WL１に接続されたメモリセルMC
０１，MC１１，MC２１，MC３１，…のデー
タがそれぞれ対応するデータ線BL０，BL１，
BL２，BL３，…に転送される。そして例えば、
メモリセルMC１１がアドレス指定のメモリセル
である場合はコラムデコーダCD１からコラム選
択信号を出力することによりトランジスタQ11と
共にトランジスタQ00およびQ22がオンとされる。
これにより、メモリセルMC１１からのデータが
データ線BL１、トランジスタQ11、データバス
DB0を介して出力されるとともに、該メモリセ
ルMC１１の両隣のメモリセルMC０１および
MC２１がそれぞれデータ線BL０およびBL２、
トランジスタQ00およびQ22、データバスDB−１
およびDB＋１を介して出力される。したがつ
て、中心のメモリセルMC１１のアドレスを指定
して該メモリセルMC１１にアクセスすることに
より同時に該メモリセルMC１１の両側に隣接す
るメモリセルMC０１およびMC２１のデータ読
出しをも行なうことが可能となる。 〔発明が解決しようとする問題点〕 しかしながら、上記半導体記憶装置では同一ワ
ード線の隣接コラムのデータしか読出せない。画
像処理等においては、同時に２次元的に広がりの
あるデータを必要とする場合が多い。例えば、メ
モリセルMC１１を中心として３×３の広がり領
域（MC００，MC１０，MC２０），（MC０１，
MC１１，MC２１）、（MC０２，MC１２，MC
２２）のデータを同時に必要とする場合、上述の
半導体記憶装置においては、ワード線WL０の選
択及びコラムデータCD１の選択、WL１の選択
及びCD１の選択、さらにWL２の選択及びCD１
の選択のように同様の選択動作を３度くり返さな
けばならず、メモリアクセス動作に複雑さが残る
と共に、アクセス時間の短縮が充分ではない。本
発明はアクセスされるメモリセルに対し、隣接ワ
ード線に接続された隣接メモリセルのデータも同
時に並列的に出力又はデータ入力できるようにす
ることを目的とする。 〔問題を解決するための手段〕 本発明においては、複数のメモリセルと、該複
数のメモリセルのうちの任意のものをアクセスす
るための複数のワード線及び複数のワード線とを
有するメモリブロツクを複数具備し、前記各メモ
リブロツクは特定の行アドレスに対し並列的に動
作し、該特定行アドレスに対応するメモリブロツ
クの入出力データが選択されることにより、該特
定行アドレスに対応するワード線へのランダムア
クセスがなされる構成を具備し、また該ワード線
とは異なるメモリロツクに属し且つ所定のアドレ
ス位置関係にあるワード線をも同時に並列的にア
クセスする動作モードが可能であり、該モード下
では一部のメモリブロツクにおいては、前記所定
のアドレス位置関係が維持されるように、ランダ
ムサクセス用の行アドレスに対応するワード線と
は異なるワード線を選択する手段が設けられてい
ることを特徴とする半導体記憶装置が提供され
る。 〔作用〕 本発明においては、複数のメモリブロツクに分
割された複数のメモリセルのうちの任意の１つが
ランダムアクセスのためのアドレス信号に応答し
て選択され、且つアクセスされたメモリセルのワ
ード線に隣接するワード線に接続された複数のメ
モリセルの内容が同時にデータバスに出力される
ようになつていると共に、１アクセス信号に応答
して複数のメモリブロツク内の所定の位置的関係
にあるワード線が選択される。これにより、１つ
のアクセス信号に応答し複数のメモリブロツクの
複数のメモリルのアクセスが可能となる。 〔実施例〕 本発明の実施例について添付図面を参照して下
記に述べる。 第１図は本発明の一実施例としての半導体記憶
装置の構成図を示す。第１図に図示の記憶装置は
第１〜第４のメモリブツク１〜４、データバス選
択回路６及びデータバス７から構成されている。
第１のメモリブロツク１は、第３図に詳細を示す
ように、データ線BL０〜BL４とワード線WL
０，WL４，WL８との間に接続されたメモリセ
ルMC００〜MC４０、MC０４〜MC４４、MC
０８〜MC４８から成るセルブロツク１１と、ト
ランスフアゲートとしてのトランジスタQ00〜
Q42が第３図の図示の如く接続されて或るデータ
線選択回路１２と、ワード線デコーダ１３及びそ
の加算回路１４とから構成されている。第２〜第
４のメモリブロツク２〜３も同様に構成されてい
る。但し、第２及び第３のメモリブロツク２及び
３には加算回路１４は設けられていず、一方第４
のメモリブロツク４には加算回路１４に代えて減
算回路４４が設けられている。またコラムデコー
ダ５１及び５２がそれぞれ、第１及び第２のメモ
リブロツク１及び２と第３及び第４のメモリブロ
ツク３及び４に接続されている。第１〜第４のメ
モリブロツク１〜４のデータ線選択回路１２，２
２，３２，４２はデータバス７１〜７４を介して
データバス選択回路６に接続されている。 ここで各ブロツク１〜４はランダムアクセス動
作のみについて見ると行アドレス信号A2〜A8を
受けて全く並列的に動作し、最下位２ビツトの行
アドレス信号A0，A1によつていずれかのブロツ
クをアクセスするかがデータバス選択回路６側で
決定される。従つて行アドレス信号A0〜A8を０
から１づつカウントアツプしたときに選択される
ワード線をWL0，WL1，〜WLoとすると、ワー
ド線は、第１のセルブロツク１１ではWL０，
WL４，WL８，…，第２のセルブロツク２１で
はWL１，WL５，WL９，…，第３のセルブロ
ツク３１ではWL２，WL６，WL１０，…，第
４のセルブロツク４１ではWL３，WL７，WL
１１のように、アドレス順に見ると各セルブロツ
ク内では４だけ離れており、隣接するもの、例え
ばWL０とWL１、WL１とWL２とはそれぞれ異
なるセルブロツクに属し且つ隣り合うセルブロツ
クに設けられている。そして、各ブロツク内で
は、隣接行アドレスにより指定されるワード線が
選択されて同時に動作していることによる。よつ
て各ブロツクで並列的に選択ワード線のメモリセ
ルへのデータ入出力を行なえば、隣接行アドレス
のメモリセルを並列的にアクセスできることにな
る。ところが、ランダムアクセスによる中心行ア
ドレスが、両端のブロツク１，４いずれかのワー
ド線を選択しているときは、その行アドレスより
１つ前又は後の行アドレスに対応するワード線は
非選択状態となる。つまり各ブロツクを単に並列
動作させても、行アドレス次第では特定アドレス
関係のワード線データを並列に出し得ないことに
なる。 そこで本発明では隣接ワード線上のメモリセル
を同時にアクセスするモードにおいては両端ブロ
ツクについてワード線選択順序をサイクリツクに
する工夫が施されている。これについては後で詳
述する。 第１図に図示の実施例はメモリセルが256Kの
場合を示しており、上記メモリセルのアドレス指
定としてロー側には９ビツトのアドレス信号A0
〜A8（A0がLSD、A8がMSD）がデコーダ回路１
３，２３，３３，４３に接続されている。但し、
デコーダ回路２３及び３３はA2〜A8ビツトのみ
が接続され、デコーダ回路１３はA0〜A8ビツト
について加算回路１４で処理されたA′2〜A′8ビツ
ト、デコーダ回路４３は減算回路４４で処理され
たA″2〜A″8ビツトが印加されている。A′2〜A′8
ビツト及びA″2〜A″8ビツトの意味については後
述する。 またA0，A1ビツトはデータバス選択回路６に
印加されているが、これについても後述する。 第１図に図示の記憶装置の動作について説明す
る。 ブロツクアクセスモードにおいて、メモリセル
MC２５のアドレス指定して読出コマンドが発せ
られた場合について述べる。ブロツクアクセスモ
ードとは、アドレス指定されたメモリセルMccを
中心としてその周辺のロー及びコラムについてｎ
×ｎ、この実施例では３×３＝９個のメモリセル
のデータを１度のアクセスコマンドでアクセスす
る場合をいう。 メモリセルMC２５をアドレス指定するアドレ
ス信号がWLデコーダ１３，２３，３３，４３に
印加された場合、MC２５が接続された第２のセ
ルブロツク２１内のワード線WL５が選択される
と共に、第２のセルブロツク２１の両隣のセルブ
ロツクのワード線WL５と同じ位置関係にある第
１のセルブロツク１１のワード線WL４及び第３
のセルブロツク３１のワード線１６も同時に選択
される。またこの時、読出には直接関係ないがセ
ルブロツク４１のワード線WL７も選択される。
すなわちWLデコーダ１３，２３，３３，４３
は、アドレス指定されたメモリセルが接続された
ワード線WLxと、少なくともその前後につなが
るワード線WLx-1，WLx+1が同時に選択されるよ
うにしており、これらのワード線は上述したよう
に同じセルブロツクには属さない。 上記ワード線WL４，WL５，WL６の選択と
同時にメモリセルMC２５を中心として左右のメ
モリセルMC１５，MC３５が同時に読出される
ようにコラムデコーダ５１及び５２のCD２がハ
イレベルとなる。従つて第３図に図示のセルブロ
ツク１１について述べると、ワード線WL４と
CD２により駆動されるトランジスタQ10，Q21，
Q32とによりメモリセルMC１４，MC２４，MC
３４のデータがデータバス７１のDB−１、
DB0、DB＋１にそれぞれ出力される。セルブロ
ツク２１についても同様に、メモリセルMC１
５，MC２５，MC３５、さらにセルブロツク３
１のメモリセルMC１６，MC２６，MC３６の
データがそれぞれDB−１、DB0、DB＋１から
成るデータバス７２，７３に出力される。 このようにデータバス７１〜７３に同時に出力
された上記メモリセルのデータはデータバス選択
回路６に印加されるが、アドレス信号のA0，A1
ビツトにより、MC２５を中心として、それぞれ IO-1-1：MC１４，IO-10：MC２４，IO-1+1：
MC３４， IO0-1：MC１５，IO00：MC２５，IO0+1：MC３
５， IO+1-1：MC１６，IO+10：MC２６，IO+1-1：
MC３６， に対応して端子IO-1-1〜IO+1+1に上記メモリセル
のデータが出力される。 すなわち、アドレス指定されたメモリセルMC
２５を中心としてその周辺の３×３個のメモリセ
ルのデータが１度のアクセスにより読出すことが
できる。 次にアドレス指定のメモリセルがMC２４の場
合について述べる。この場合、MC２４を中心と
して上記同様 IO0-1：MC１４，IO00：MC２４，IO0+1：MC３
４， IO+1-1：MC１５，IO+10：MC２５，IO+1+1：
MC３５， が選択されることは明らかである。しかしながら
MC２４の１つの前のコラムについてサイクリツ
クにつながつている第４のセルブロツク４１につ
いて上記同様の処理を行うとワード線WL４，
WL５と同じ位置関係にあるワード線WL７の
MC１７，MC２７，MC３７が選択されてしま
うことになり、MC２５を中心とした場合と異な
り上記関係が維持されない。一方この場合第４の
セルブロツク４１のMC１３，MC２３，MC３
３が選択されるべきであり、これらはワード線
WL７の１つ前のWL３により選択されるもので
ある。そこでこのような場合、すなわちアドレス
信号のA0，A1ビツトが共にローでランダムアク
セスのための特定アドレス信号に対応する中心の
メモリセルが第１のセルブロツクであるような場
合、減算回路４４では１を減じたアドレス信号
A″2〜A″8をWLデコーダ４３に印加し１つ手前の
ワード線を選択するようにしている。これによ
り、 IO-1-1：MC１３，IO-10：MC２３，IO-1+1：
MC３３ が出力される。 一方、中央セルがMC２０であるような場合、
第４のセルブロツク４１のワード線はWL３の１
つ前のものとしてセルブロツク４１の最後のワー
ド線WL１２７が選択される。 さらにアドレス指定のメモリセルが第４のセル
ブロツク４１にある場合について説明する。 例えばメモリセルMC２７が中心として指定さ
れた場合、 IO-1-1：MC１６，IO-10：MC２６，IO-1+1：
MC３６ IO0-1：MC１７，IO00：MC２７，IO0+1：MC３
７ が選択されることは前述の通りである。ところが
１つ後のローについては、そのままでは上記の場
合とは逆に第１のセルブロツク１１のワード線
WL４のMC１４，MC２４，MC３４が選択され
ることとなる。そこでアドレス信号A0，A1ビツ
トが共にハイで中心のメモリセルが第４のセルブ
ロツクであるような場合は、加算回路１４で１を
加算したアドレス信号A′2〜A′8としてWLデコー
ダ１３に印加し、次のワード線を選択するように
している。これにより、 IO+1-1：MC１８，IO+10：MC２８，IO+1-1：
MC３８ が出力される。 このように加算回路１４、減算回路４４により
メモリセルの連続性を確保しているのである。 かかる連続性はデータ線についても同様であ
る。例えば、中心セルとしてMC０４が指定され
た場合、第１のセルブロツク１１からは第３図に
図示の如く１つ前のものとしてはそのワード線
WL４の最後のセルMC４４、中心のものとして
MC０４、次のセルとしてMC１４がそれぞれDB
−１，DB0，DB＋１に出力される。逆にMC４
４が選択された場合、MC３４，MC４４，MC
０４が出力される。 第４図に他の実施例を示す。第４図に図示の実
施例は、第１図のデコーダ１３及び４３、及び加
算回路１４及び減算回路４４の変形形態を示す。
他の部分は第１図と同じである。第４図のインク
リメント信号発生回路１５及びデコーダ１３ａの
一実施例を第５図に、デクリメント信号発生回路
４５及びデコーダ４３ａの一実施例を第６図に示
す。 第４図において、インクリメント信号発生回路
１５はANDゲート１５１及びインバータ１５２
から構成され、アドレス指定のメモリセルが第４
のセルブロツクの場合、A0＝Ｈ、A0＝Ｈである
から、これによりインクリメント信号ICS＝Ｈ、
ICS＝Ｌの信号を発生させる。一方デコーダ１３
ａはNORゲート１３１，１３４，１３８，AND
ゲート１３２，１３５，１３６，１３７，１３
９，１４０，ORゲート１３３，１３７，１４１
が図示の如く接続されて成る。従つて例えばA2
〜A8ビツトの信号によりNORゲート１３１の出
力がハイである場合、A0＝Ｈ、A1＝Ｈならば
ICS＝Ｈ、＝ＬであるからANDゲート１３５
の出力がハイとなりORゲート１３７に接続され
たワード線WL４がハイレベルとなる。一方、
A0，A1が上記以外の場合はICS＝Ｌ、＝Ｈで
あるから、ANDゲート１３２の出力がハイとな
りワード線WL０が選択される。このようにして
第１図の加算回路１４及びデコーダ１３と同様の
機能を有する。 第６図のデクリメント信号発生回路４５は
NORゲート４５１及びインバータ４５２から成
り、アドレス指定が第１セルブロツク、すなわち
A0＝Ｌ、A1＝Ｌの場合、デクリメント信号DCS
＝Ｈ、＝Ｌとなる。デコーダ回路４３ａは
NORゲート４３１，４３５，４３９，ANDゲー
ト４３２，４３３，４３６，４３７，４４０，４
４１，ORゲート４３４，４３８，４４２が図示
の如く構成されて成る。この回路の動作は第５図
の回路の動作と逆になることは明らかである。 以上の実施例においては、３×３アレイのブロ
ツクアクセスについて述べたが、任意のアレイ、
ｍ×ｎについても同様に行うことができる。例え
ば、５×５アレイのブロツクアクセスの場合に
は、セルブロツクは、例えば23＝８個とする。上
述の実施例の如く４個のセルブロツクでも可能で
あるがワード線の関係が複雑となり、デコーダ回
路が複雑となる。一方24以上とすることは経済的
でない。セルブロツクを８個とすることで、加算
回路は第１及び第２のセルブロツクのWLデコー
ダに減算回路は第７及び第８のセルブロツクの
WLデコーダに対応させて設ける。一方、カラム
デコーダにより駆動されるデータバスのトランス
フア用トランジスタも同時に５個駆動され、連続
する５個のデータ線を介してデータバスDB−
２、DB−１、DB0、DB＋１、DB＋２にデータ
を出力するようにする。 又、以上の実施例の如く、常に中心セルに対し
て、隣接するメモリセルについてブロツクアクセ
スをする必要はなく、一定の関係、例えば１つお
きにアクセスするように構成することも可能であ
る。 以上の実施例については読出し動作の場合につ
いて述べたが、IO-1-1〜IO+1+1の端子に印加した
データを１度のアクセスで書込むことも可能であ
る。 尚上述の説明ではブロツクアクセスの場合だけ
について述べたが、制御回路を設けることによ
り、従来のように１つのセルのみのアクセス又は
本発明のブロツクアクセスのいずれもコマンドに
よる切換により行うことができる。 又、本発明は上述のように１ビツト単位のみで
なく、ワード単位でもブロツクアクセスを行うこ
とも可能である。 〔発明の効果〕 以上に述べたように本発明によれば、比較的簡
単な回路構成で、１度のアクセス命令で指定され
たアドレスを中心として所定の関係をもつた周辺
のアドレスの複数のメモリセルを同時にアクセス
することが可能となり、アクセス時間を短縮する
ことが可能となる。
特にアドレス信号で指定されたメモリセルのデー
タのみならず、該メモリセルを中心として２次元
方向周辺の複数のメモリセルのデータを同時にア
クセス可能とした半導体記憶装置に関する。 本発明による半導体記憶装置は、画像データ処
理等のように多次元的データ処理に好適に用いら
れる。 〔従来の技術〕 例えば画像処理においては画像データを記憶す
るための画像メモリが用いられるが、この画像メ
モリは例えばグラフイツクデイスプレイ等に表示
される画像に対応して画像データを記憶している
ことが多い。このような画像メモリに記憶された
画像データは隣接アドレスに記憶されているデー
タ間で、(1)圧縮する、(2)差分をとる、(3)なめらか
にする、その他のデータ処理を行なうことがしば
しばある。このようなデータ処理を行なうために
は目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必
要とされる。したがつて、このような画像メモリ
等においては目的のメモリセルと共にその周辺の
メモリセルに対しても迅速にアクセスできること
が要求される。 またこのような要求はメモリセル単位毎のアク
セスに限らず、マトリクス計算、３次元的データ
処理等においてはワード毎についてもあり、隣接
アドレスの記憶データを高速に読み出せる機能が
あるとこれらの処理の効率向上になる。 このような要求に沿うものとして、すでに本発
明者により提案された半導体記憶装置がある（例
えば、特願昭58−53586号）。かかる半導体装置に
ついて、第２図を参照して下記に述べる。 第２図に図示の半導体記憶装置は、ワード線
WL０，WL１，WL２，…と、データ線BL０，
BL１，BL２，…と、これらの各ワード線および
データ線の間にそれぞれ接続されたメモリセル
MC００，MC０１，MC０２，…，MC１０，
MC１１，MC１２…と、３本のデータバスDB−
１、DB0、DB＋１とコラムデコーダCD０，CD
１，CD２，…と、トランスフアゲート用のトラ
ンジスタQ00，Q01，Q02，Q10，Q11，Q12，…等
を具備する。トランジスタQ00，Q01，Q02はそれ
ぞれデータ線BL０とデータバスDB−１、DB0、
DB＋１との間に接続され、トランジスタQ10，
Q11，Q12はそれぞれデータ線BL１とデータバス
DB−１、DB0、DB＋１との間に接続され、他
のトランジスタも同様に各データ線と各データバ
ス間に接続されている。そして、各コラムデコー
ダの出力は１つのデータ線とデータバスDB0と
の間に接続されたトランジスタのゲートと該デー
タ線の両側に位置するデータ線とデータバスDB
−１およびDB＋１の間に接続された各トラジス
タのゲートとに接続されている。例えば、コラム
デコーダCD１は、データ線BL１とデータバス
DB0との間に接続されたトランジスタQ11のゲー
トとデータ線BL０とデータバスDB−１との間に
接続されたトランジスタQ00のゲートとデータ線
BL２とデータバスDB＋１との間に接続されたト
ランジスタQ22のゲートとに共通接続されてい
る。なお、第２図では、データ線とは１つのコラ
ムに配置された各メモリセルおよび各トランスフ
アゲート用のトランジスタを接続するラインを称
しており、例えばデータ線BL０はメモリセル
MC００，MC０１，MC０２…およびトランジ
スタQ00，Q01，Q02を接続するものである。 第２図の記憶装置においては、例えばワード線
WL１が選択されてこの電位が高レベルにされる
と該ワード線WL１に接続されたメモリセルMC
０１，MC１１，MC２１，MC３１，…のデー
タがそれぞれ対応するデータ線BL０，BL１，
BL２，BL３，…に転送される。そして例えば、
メモリセルMC１１がアドレス指定のメモリセル
である場合はコラムデコーダCD１からコラム選
択信号を出力することによりトランジスタQ11と
共にトランジスタQ00およびQ22がオンとされる。
これにより、メモリセルMC１１からのデータが
データ線BL１、トランジスタQ11、データバス
DB0を介して出力されるとともに、該メモリセ
ルMC１１の両隣のメモリセルMC０１および
MC２１がそれぞれデータ線BL０およびBL２、
トランジスタQ00およびQ22、データバスDB−１
およびDB＋１を介して出力される。したがつ
て、中心のメモリセルMC１１のアドレスを指定
して該メモリセルMC１１にアクセスすることに
より同時に該メモリセルMC１１の両側に隣接す
るメモリセルMC０１およびMC２１のデータ読
出しをも行なうことが可能となる。 〔発明が解決しようとする問題点〕 しかしながら、上記半導体記憶装置では同一ワ
ード線の隣接コラムのデータしか読出せない。画
像処理等においては、同時に２次元的に広がりの
あるデータを必要とする場合が多い。例えば、メ
モリセルMC１１を中心として３×３の広がり領
域（MC００，MC１０，MC２０），（MC０１，
MC１１，MC２１）、（MC０２，MC１２，MC
２２）のデータを同時に必要とする場合、上述の
半導体記憶装置においては、ワード線WL０の選
択及びコラムデータCD１の選択、WL１の選択
及びCD１の選択、さらにWL２の選択及びCD１
の選択のように同様の選択動作を３度くり返さな
けばならず、メモリアクセス動作に複雑さが残る
と共に、アクセス時間の短縮が充分ではない。本
発明はアクセスされるメモリセルに対し、隣接ワ
ード線に接続された隣接メモリセルのデータも同
時に並列的に出力又はデータ入力できるようにす
ることを目的とする。 〔問題を解決するための手段〕 本発明においては、複数のメモリセルと、該複
数のメモリセルのうちの任意のものをアクセスす
るための複数のワード線及び複数のワード線とを
有するメモリブロツクを複数具備し、前記各メモ
リブロツクは特定の行アドレスに対し並列的に動
作し、該特定行アドレスに対応するメモリブロツ
クの入出力データが選択されることにより、該特
定行アドレスに対応するワード線へのランダムア
クセスがなされる構成を具備し、また該ワード線
とは異なるメモリロツクに属し且つ所定のアドレ
ス位置関係にあるワード線をも同時に並列的にア
クセスする動作モードが可能であり、該モード下
では一部のメモリブロツクにおいては、前記所定
のアドレス位置関係が維持されるように、ランダ
ムサクセス用の行アドレスに対応するワード線と
は異なるワード線を選択する手段が設けられてい
ることを特徴とする半導体記憶装置が提供され
る。 〔作用〕 本発明においては、複数のメモリブロツクに分
割された複数のメモリセルのうちの任意の１つが
ランダムアクセスのためのアドレス信号に応答し
て選択され、且つアクセスされたメモリセルのワ
ード線に隣接するワード線に接続された複数のメ
モリセルの内容が同時にデータバスに出力される
ようになつていると共に、１アクセス信号に応答
して複数のメモリブロツク内の所定の位置的関係
にあるワード線が選択される。これにより、１つ
のアクセス信号に応答し複数のメモリブロツクの
複数のメモリルのアクセスが可能となる。 〔実施例〕 本発明の実施例について添付図面を参照して下
記に述べる。 第１図は本発明の一実施例としての半導体記憶
装置の構成図を示す。第１図に図示の記憶装置は
第１〜第４のメモリブツク１〜４、データバス選
択回路６及びデータバス７から構成されている。
第１のメモリブロツク１は、第３図に詳細を示す
ように、データ線BL０〜BL４とワード線WL
０，WL４，WL８との間に接続されたメモリセ
ルMC００〜MC４０、MC０４〜MC４４、MC
０８〜MC４８から成るセルブロツク１１と、ト
ランスフアゲートとしてのトランジスタQ00〜
Q42が第３図の図示の如く接続されて或るデータ
線選択回路１２と、ワード線デコーダ１３及びそ
の加算回路１４とから構成されている。第２〜第
４のメモリブロツク２〜３も同様に構成されてい
る。但し、第２及び第３のメモリブロツク２及び
３には加算回路１４は設けられていず、一方第４
のメモリブロツク４には加算回路１４に代えて減
算回路４４が設けられている。またコラムデコー
ダ５１及び５２がそれぞれ、第１及び第２のメモ
リブロツク１及び２と第３及び第４のメモリブロ
ツク３及び４に接続されている。第１〜第４のメ
モリブロツク１〜４のデータ線選択回路１２，２
２，３２，４２はデータバス７１〜７４を介して
データバス選択回路６に接続されている。 ここで各ブロツク１〜４はランダムアクセス動
作のみについて見ると行アドレス信号A2〜A8を
受けて全く並列的に動作し、最下位２ビツトの行
アドレス信号A0，A1によつていずれかのブロツ
クをアクセスするかがデータバス選択回路６側で
決定される。従つて行アドレス信号A0〜A8を０
から１づつカウントアツプしたときに選択される
ワード線をWL0，WL1，〜WLoとすると、ワー
ド線は、第１のセルブロツク１１ではWL０，
WL４，WL８，…，第２のセルブロツク２１で
はWL１，WL５，WL９，…，第３のセルブロ
ツク３１ではWL２，WL６，WL１０，…，第
４のセルブロツク４１ではWL３，WL７，WL
１１のように、アドレス順に見ると各セルブロツ
ク内では４だけ離れており、隣接するもの、例え
ばWL０とWL１、WL１とWL２とはそれぞれ異
なるセルブロツクに属し且つ隣り合うセルブロツ
クに設けられている。そして、各ブロツク内で
は、隣接行アドレスにより指定されるワード線が
選択されて同時に動作していることによる。よつ
て各ブロツクで並列的に選択ワード線のメモリセ
ルへのデータ入出力を行なえば、隣接行アドレス
のメモリセルを並列的にアクセスできることにな
る。ところが、ランダムアクセスによる中心行ア
ドレスが、両端のブロツク１，４いずれかのワー
ド線を選択しているときは、その行アドレスより
１つ前又は後の行アドレスに対応するワード線は
非選択状態となる。つまり各ブロツクを単に並列
動作させても、行アドレス次第では特定アドレス
関係のワード線データを並列に出し得ないことに
なる。 そこで本発明では隣接ワード線上のメモリセル
を同時にアクセスするモードにおいては両端ブロ
ツクについてワード線選択順序をサイクリツクに
する工夫が施されている。これについては後で詳
述する。 第１図に図示の実施例はメモリセルが256Kの
場合を示しており、上記メモリセルのアドレス指
定としてロー側には９ビツトのアドレス信号A0
〜A8（A0がLSD、A8がMSD）がデコーダ回路１
３，２３，３３，４３に接続されている。但し、
デコーダ回路２３及び３３はA2〜A8ビツトのみ
が接続され、デコーダ回路１３はA0〜A8ビツト
について加算回路１４で処理されたA′2〜A′8ビツ
ト、デコーダ回路４３は減算回路４４で処理され
たA″2〜A″8ビツトが印加されている。A′2〜A′8
ビツト及びA″2〜A″8ビツトの意味については後
述する。 またA0，A1ビツトはデータバス選択回路６に
印加されているが、これについても後述する。 第１図に図示の記憶装置の動作について説明す
る。 ブロツクアクセスモードにおいて、メモリセル
MC２５のアドレス指定して読出コマンドが発せ
られた場合について述べる。ブロツクアクセスモ
ードとは、アドレス指定されたメモリセルMccを
中心としてその周辺のロー及びコラムについてｎ
×ｎ、この実施例では３×３＝９個のメモリセル
のデータを１度のアクセスコマンドでアクセスす
る場合をいう。 メモリセルMC２５をアドレス指定するアドレ
ス信号がWLデコーダ１３，２３，３３，４３に
印加された場合、MC２５が接続された第２のセ
ルブロツク２１内のワード線WL５が選択される
と共に、第２のセルブロツク２１の両隣のセルブ
ロツクのワード線WL５と同じ位置関係にある第
１のセルブロツク１１のワード線WL４及び第３
のセルブロツク３１のワード線１６も同時に選択
される。またこの時、読出には直接関係ないがセ
ルブロツク４１のワード線WL７も選択される。
すなわちWLデコーダ１３，２３，３３，４３
は、アドレス指定されたメモリセルが接続された
ワード線WLxと、少なくともその前後につなが
るワード線WLx-1，WLx+1が同時に選択されるよ
うにしており、これらのワード線は上述したよう
に同じセルブロツクには属さない。 上記ワード線WL４，WL５，WL６の選択と
同時にメモリセルMC２５を中心として左右のメ
モリセルMC１５，MC３５が同時に読出される
ようにコラムデコーダ５１及び５２のCD２がハ
イレベルとなる。従つて第３図に図示のセルブロ
ツク１１について述べると、ワード線WL４と
CD２により駆動されるトランジスタQ10，Q21，
Q32とによりメモリセルMC１４，MC２４，MC
３４のデータがデータバス７１のDB−１、
DB0、DB＋１にそれぞれ出力される。セルブロ
ツク２１についても同様に、メモリセルMC１
５，MC２５，MC３５、さらにセルブロツク３
１のメモリセルMC１６，MC２６，MC３６の
データがそれぞれDB−１、DB0、DB＋１から
成るデータバス７２，７３に出力される。 このようにデータバス７１〜７３に同時に出力
された上記メモリセルのデータはデータバス選択
回路６に印加されるが、アドレス信号のA0，A1
ビツトにより、MC２５を中心として、それぞれ IO-1-1：MC１４，IO-10：MC２４，IO-1+1：
MC３４， IO0-1：MC１５，IO00：MC２５，IO0+1：MC３
５， IO+1-1：MC１６，IO+10：MC２６，IO+1-1：
MC３６， に対応して端子IO-1-1〜IO+1+1に上記メモリセル
のデータが出力される。 すなわち、アドレス指定されたメモリセルMC
２５を中心としてその周辺の３×３個のメモリセ
ルのデータが１度のアクセスにより読出すことが
できる。 次にアドレス指定のメモリセルがMC２４の場
合について述べる。この場合、MC２４を中心と
して上記同様 IO0-1：MC１４，IO00：MC２４，IO0+1：MC３
４， IO+1-1：MC１５，IO+10：MC２５，IO+1+1：
MC３５， が選択されることは明らかである。しかしながら
MC２４の１つの前のコラムについてサイクリツ
クにつながつている第４のセルブロツク４１につ
いて上記同様の処理を行うとワード線WL４，
WL５と同じ位置関係にあるワード線WL７の
MC１７，MC２７，MC３７が選択されてしま
うことになり、MC２５を中心とした場合と異な
り上記関係が維持されない。一方この場合第４の
セルブロツク４１のMC１３，MC２３，MC３
３が選択されるべきであり、これらはワード線
WL７の１つ前のWL３により選択されるもので
ある。そこでこのような場合、すなわちアドレス
信号のA0，A1ビツトが共にローでランダムアク
セスのための特定アドレス信号に対応する中心の
メモリセルが第１のセルブロツクであるような場
合、減算回路４４では１を減じたアドレス信号
A″2〜A″8をWLデコーダ４３に印加し１つ手前の
ワード線を選択するようにしている。これによ
り、 IO-1-1：MC１３，IO-10：MC２３，IO-1+1：
MC３３ が出力される。 一方、中央セルがMC２０であるような場合、
第４のセルブロツク４１のワード線はWL３の１
つ前のものとしてセルブロツク４１の最後のワー
ド線WL１２７が選択される。 さらにアドレス指定のメモリセルが第４のセル
ブロツク４１にある場合について説明する。 例えばメモリセルMC２７が中心として指定さ
れた場合、 IO-1-1：MC１６，IO-10：MC２６，IO-1+1：
MC３６ IO0-1：MC１７，IO00：MC２７，IO0+1：MC３
７ が選択されることは前述の通りである。ところが
１つ後のローについては、そのままでは上記の場
合とは逆に第１のセルブロツク１１のワード線
WL４のMC１４，MC２４，MC３４が選択され
ることとなる。そこでアドレス信号A0，A1ビツ
トが共にハイで中心のメモリセルが第４のセルブ
ロツクであるような場合は、加算回路１４で１を
加算したアドレス信号A′2〜A′8としてWLデコー
ダ１３に印加し、次のワード線を選択するように
している。これにより、 IO+1-1：MC１８，IO+10：MC２８，IO+1-1：
MC３８ が出力される。 このように加算回路１４、減算回路４４により
メモリセルの連続性を確保しているのである。 かかる連続性はデータ線についても同様であ
る。例えば、中心セルとしてMC０４が指定され
た場合、第１のセルブロツク１１からは第３図に
図示の如く１つ前のものとしてはそのワード線
WL４の最後のセルMC４４、中心のものとして
MC０４、次のセルとしてMC１４がそれぞれDB
−１，DB0，DB＋１に出力される。逆にMC４
４が選択された場合、MC３４，MC４４，MC
０４が出力される。 第４図に他の実施例を示す。第４図に図示の実
施例は、第１図のデコーダ１３及び４３、及び加
算回路１４及び減算回路４４の変形形態を示す。
他の部分は第１図と同じである。第４図のインク
リメント信号発生回路１５及びデコーダ１３ａの
一実施例を第５図に、デクリメント信号発生回路
４５及びデコーダ４３ａの一実施例を第６図に示
す。 第４図において、インクリメント信号発生回路
１５はANDゲート１５１及びインバータ１５２
から構成され、アドレス指定のメモリセルが第４
のセルブロツクの場合、A0＝Ｈ、A0＝Ｈである
から、これによりインクリメント信号ICS＝Ｈ、
ICS＝Ｌの信号を発生させる。一方デコーダ１３
ａはNORゲート１３１，１３４，１３８，AND
ゲート１３２，１３５，１３６，１３７，１３
９，１４０，ORゲート１３３，１３７，１４１
が図示の如く接続されて成る。従つて例えばA2
〜A8ビツトの信号によりNORゲート１３１の出
力がハイである場合、A0＝Ｈ、A1＝Ｈならば
ICS＝Ｈ、＝ＬであるからANDゲート１３５
の出力がハイとなりORゲート１３７に接続され
たワード線WL４がハイレベルとなる。一方、
A0，A1が上記以外の場合はICS＝Ｌ、＝Ｈで
あるから、ANDゲート１３２の出力がハイとな
りワード線WL０が選択される。このようにして
第１図の加算回路１４及びデコーダ１３と同様の
機能を有する。 第６図のデクリメント信号発生回路４５は
NORゲート４５１及びインバータ４５２から成
り、アドレス指定が第１セルブロツク、すなわち
A0＝Ｌ、A1＝Ｌの場合、デクリメント信号DCS
＝Ｈ、＝Ｌとなる。デコーダ回路４３ａは
NORゲート４３１，４３５，４３９，ANDゲー
ト４３２，４３３，４３６，４３７，４４０，４
４１，ORゲート４３４，４３８，４４２が図示
の如く構成されて成る。この回路の動作は第５図
の回路の動作と逆になることは明らかである。 以上の実施例においては、３×３アレイのブロ
ツクアクセスについて述べたが、任意のアレイ、
ｍ×ｎについても同様に行うことができる。例え
ば、５×５アレイのブロツクアクセスの場合に
は、セルブロツクは、例えば23＝８個とする。上
述の実施例の如く４個のセルブロツクでも可能で
あるがワード線の関係が複雑となり、デコーダ回
路が複雑となる。一方24以上とすることは経済的
でない。セルブロツクを８個とすることで、加算
回路は第１及び第２のセルブロツクのWLデコー
ダに減算回路は第７及び第８のセルブロツクの
WLデコーダに対応させて設ける。一方、カラム
デコーダにより駆動されるデータバスのトランス
フア用トランジスタも同時に５個駆動され、連続
する５個のデータ線を介してデータバスDB−
２、DB−１、DB0、DB＋１、DB＋２にデータ
を出力するようにする。 又、以上の実施例の如く、常に中心セルに対し
て、隣接するメモリセルについてブロツクアクセ
スをする必要はなく、一定の関係、例えば１つお
きにアクセスするように構成することも可能であ
る。 以上の実施例については読出し動作の場合につ
いて述べたが、IO-1-1〜IO+1+1の端子に印加した
データを１度のアクセスで書込むことも可能であ
る。 尚上述の説明ではブロツクアクセスの場合だけ
について述べたが、制御回路を設けることによ
り、従来のように１つのセルのみのアクセス又は
本発明のブロツクアクセスのいずれもコマンドに
よる切換により行うことができる。 又、本発明は上述のように１ビツト単位のみで
なく、ワード単位でもブロツクアクセスを行うこ
とも可能である。 〔発明の効果〕 以上に述べたように本発明によれば、比較的簡
単な回路構成で、１度のアクセス命令で指定され
たアドレスを中心として所定の関係をもつた周辺
のアドレスの複数のメモリセルを同時にアクセス
することが可能となり、アクセス時間を短縮する
ことが可能となる。
第１図は本発明の一実施例としての半導体記憶
装置の構成図、第２図は従来の半導体記憶装置の
構成図、第３図は第１図記憶装置の詳細回路図、
第４図は本発明の他の実施例としての半導体記憶
装置の構成図、第５図及び第６図は第４図記憶装
置の一部の回路図、である。 （符号の説明）、１〜４……メモリブロツク、
１１，２１，３１，４１……セルブロツク、１
２，２２，３２，４２……データ線選択回路、１
３，２３，３３，４３……ワード線デコーダ、１
４……加算回路、４４……減算回路、６……デー
タバス選択回路、７……データバス。
装置の構成図、第２図は従来の半導体記憶装置の
構成図、第３図は第１図記憶装置の詳細回路図、
第４図は本発明の他の実施例としての半導体記憶
装置の構成図、第５図及び第６図は第４図記憶装
置の一部の回路図、である。 （符号の説明）、１〜４……メモリブロツク、
１１，２１，３１，４１……セルブロツク、１
２，２２，３２，４２……データ線選択回路、１
３，２３，３３，４３……ワード線デコーダ、１
４……加算回路、４４……減算回路、６……デー
タバス選択回路、７……データバス。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルと、該複数のメモリセルの
うちの任意のものをアクセスするための複数のワ
ード線及び複数のワード線とを有するメモリブロ
ツクを複数具備し、前記各メモリブロツクは特定
の行アドレスに対し並列的に動作し、該特定行ア
ドレスに対応するメモリブロツクの入出力データ
が選択されることにより、該特定行アドレスに対
応するワード線へのランダムアクセスがなされる
構成を具備し、また該ワード線とは異なるメモリ
ブロツクに属し且つ所定のアドレス位置関係にあ
るワード線をも同時に並列的にアクセスする動作
モードが可能であり、該モード下では一部のメモ
リブロツクにおいては、前記所定のアドレス位置
関係が維持されるように、ランダムアクセス用の
行アドレスに対応するワード線とは異なるワード
線を選択する手段が設けられていることを特徴と
する、半導体記憶装置。 ２ 前記手段が、前記複数のメモリブロツクのう
ちの１つが有するワードデコーダ回路に付設され
た行アドレス加算手段と、前記複数のメモリブロ
ツクのうちの他の１つが有するワードデコーダ回
路に付設された行アドレス減算手段とから成り、
該加算手段と該減算手段は、一方の属するメモリ
ブロツク中のワード線がランダムアクセスされた
際に他方においてランダムアクセス行アドレスに
対し所定値だけ加算又は減算した行アドレスに対
応するワード線を選択することを特徴とする特許
請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178269A JPS6158058A (ja) | 1984-08-29 | 1984-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178269A JPS6158058A (ja) | 1984-08-29 | 1984-08-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158058A JPS6158058A (ja) | 1986-03-25 |
| JPH0338678B2 true JPH0338678B2 (ja) | 1991-06-11 |
Family
ID=16045528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178269A Granted JPS6158058A (ja) | 1984-08-29 | 1984-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158058A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381688A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体記憶装置 |
| JPH0612607B2 (ja) * | 1987-01-30 | 1994-02-16 | 富士通株式会社 | メモリ装置 |
| JPS63308785A (ja) * | 1987-06-10 | 1988-12-16 | Fujitsu Ltd | 半導体記憶装置 |
| US5274596A (en) * | 1987-09-16 | 1993-12-28 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks |
| JP2556182B2 (ja) * | 1990-08-29 | 1996-11-20 | 三菱電機株式会社 | デ−タ処理装置 |
| JPH0737378A (ja) * | 1993-07-19 | 1995-02-07 | Nec Corp | メモリ素子 |
-
1984
- 1984-08-29 JP JP59178269A patent/JPS6158058A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158058A (ja) | 1986-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1580415A (en) | Random access memory | |
| US4896294A (en) | Semiconductor memory device with row and column word lines and row and column bit lines | |
| US4811297A (en) | Boundary-free semiconductor memory device | |
| JPS5951075B2 (ja) | 半導体記憶装置 | |
| EP0122081B1 (en) | Semiconductor memory device | |
| US5274596A (en) | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks | |
| GB1468783A (en) | Memory systems | |
| KR100268773B1 (ko) | 반도체 기억장치 | |
| US5289429A (en) | Address decoder which variably selects multiple rows and/or columns and semiconductor memory device using same | |
| JPH0210467A (ja) | ベクトル・レジスタ・フアイル | |
| JP2845187B2 (ja) | 半導体記憶装置 | |
| JPS6381688A (ja) | 半導体記憶装置 | |
| JPS6158058A (ja) | 半導体記憶装置 | |
| US6426913B1 (en) | Semiconductor memory device and layout method thereof | |
| JPH0233799A (ja) | 半導体記録装置のデコード方法およびその装置 | |
| US6064620A (en) | Multi-array memory device, and associated method, having shared decoder circuitry | |
| US6031783A (en) | High speed video frame buffer | |
| JPS61126689A (ja) | 半導体記憶装置 | |
| JP3061824B2 (ja) | 半導体メモリ | |
| US5546350A (en) | RAM variable size block write | |
| JPH0517639B2 (ja) | ||
| JPH0444356B2 (ja) | ||
| JPH04149892A (ja) | メモリ制御方法 | |
| KR100188123B1 (ko) | 입출력 데이타의 길이 선택이 가능한 스태틱 램 장치 | |
| JPH0415555B2 (ja) |