JPH0743946B2 - 不揮発性ｃａｍ - Google Patents
不揮発性ｃａｍInfo
- Publication number
- JPH0743946B2 JPH0743946B2 JP902588A JP902588A JPH0743946B2 JP H0743946 B2 JPH0743946 B2 JP H0743946B2 JP 902588 A JP902588 A JP 902588A JP 902588 A JP902588 A JP 902588A JP H0743946 B2 JPH0743946 B2 JP H0743946B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- storage node
- mos transistor
- bit line
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性CAMに関し、特に、アドレスを指定
してデータの読み書きをする通常のメモリ機能に加え
て、情報内容を指定したとき、その情報が蓄積されてい
るアドレスの検索が行なえるような不揮発性CAM（Conte
nt−Addressable Memory）に関する。
してデータの読み書きをする通常のメモリ機能に加え
て、情報内容を指定したとき、その情報が蓄積されてい
るアドレスの検索が行なえるような不揮発性CAM（Conte
nt−Addressable Memory）に関する。
［従来の技術］ 第６図はISSCC（Digest of Technical Papers 42ないし
43頁（1985年））に示された従来の揮発性のCAMを示す
電気回路図である。
43頁（1985年））に示された従来の揮発性のCAMを示す
電気回路図である。
第６図において、CAMはCMOSスタティックRAM部１と一致
検出部２とから構成されている。一致検出部２は４つの
MOSトランジスタ３ないし６からなり、MOSトランジスタ
３と４が直列接続され、MOSトランジスタ５と６とが直
列接続されている。MOSトランジスタ３のソースは接地
され、ゲートはフリップフロップからなるCMOSスタティ
ックRAM部１の第２の記憶ノードN2に接続され、MOSトラ
ンジスタ４のゲートはビット線対を構成するビット線BL
に接続され、ドレインは一致検出線Ｍに接続されてい
る。
検出部２とから構成されている。一致検出部２は４つの
MOSトランジスタ３ないし６からなり、MOSトランジスタ
３と４が直列接続され、MOSトランジスタ５と６とが直
列接続されている。MOSトランジスタ３のソースは接地
され、ゲートはフリップフロップからなるCMOSスタティ
ックRAM部１の第２の記憶ノードN2に接続され、MOSトラ
ンジスタ４のゲートはビット線対を構成するビット線BL
に接続され、ドレインは一致検出線Ｍに接続されてい
る。
MOSトランジスタ５のソースは接地され、ゲートはCMOS
スタティックRAM部１の第１の記憶ノードN1に接続さ
れ、MOSトランジスタ６のゲートはビット線▲▼に
接続され、ドレインは一致検出線Ｍに接続されている。
スタティックRAM部１の第１の記憶ノードN1に接続さ
れ、MOSトランジスタ６のゲートはビット線▲▼に
接続され、ドレインは一致検出線Ｍに接続されている。
CMOSスタティックRAM部１は４つのMOSトランジスタ７な
いし10によって構成されるとともに、２つの転送ゲート
となるMOSトランジスタ12,13を含む。CMOSスタティック
RAM部１の第１の記憶ノードN1にはMOSトランジスタ12の
ソースが接続され、ドレインはビット線BLに接続され、
ゲートはワード線Ｗに接続されている。また、CMOSスタ
ティックRAM部１の第２の記憶ノードN2にはMOSトランジ
スタ13のソースが接続され、ドレインはビット線▲
▼に接続され、ゲートはワード線Ｗに接続されている。
いし10によって構成されるとともに、２つの転送ゲート
となるMOSトランジスタ12,13を含む。CMOSスタティック
RAM部１の第１の記憶ノードN1にはMOSトランジスタ12の
ソースが接続され、ドレインはビット線BLに接続され、
ゲートはワード線Ｗに接続されている。また、CMOSスタ
ティックRAM部１の第２の記憶ノードN2にはMOSトランジ
スタ13のソースが接続され、ドレインはビット線▲
▼に接続され、ゲートはワード線Ｗに接続されている。
次に、第６図に示した従来のCAMの動作について説明す
る。まず、一致検索を行なうときには、ワード線Ｗがす
べて“L"レベルに設定され、一致検出線Ｍが“H"レベル
にプリチャージされ、ビット線BLに検索データが与えら
れ、ビット線▲▼に検索データの反転信号が印加さ
れることにより行なわれる。たとえば、“1"を検索した
いときには、ビット線BLが“H"レベリに設定され、ビッ
ト線▲▼が“L"レベルに設定される。CMOSスタティ
ックRAM部１に“1"が記憶されている場合、すなわち第
１の記憶ノードN1が“H"になっていて、第２の記憶ノー
ドN2が“L"レベルになっている場合、MOSトランジスタ
4,5は導通するが、MOSトランジスタ3,6は非導通である
ため、一致検出線Ｍは“H"レベルのまま保たれる。も
し、“0"がCMOSスタティックRAM部１に記憶されている
場合、すなわち第１の記憶ノードN1が“L"レベルであ
り、第２の記憶ノードN2が“H"レベルであれば、MOSト
ランジスタ3,4が導通し、一致検出線Ｍは放電されて接
地電位となる。
る。まず、一致検索を行なうときには、ワード線Ｗがす
べて“L"レベルに設定され、一致検出線Ｍが“H"レベル
にプリチャージされ、ビット線BLに検索データが与えら
れ、ビット線▲▼に検索データの反転信号が印加さ
れることにより行なわれる。たとえば、“1"を検索した
いときには、ビット線BLが“H"レベリに設定され、ビッ
ト線▲▼が“L"レベルに設定される。CMOSスタティ
ックRAM部１に“1"が記憶されている場合、すなわち第
１の記憶ノードN1が“H"になっていて、第２の記憶ノー
ドN2が“L"レベルになっている場合、MOSトランジスタ
4,5は導通するが、MOSトランジスタ3,6は非導通である
ため、一致検出線Ｍは“H"レベルのまま保たれる。も
し、“0"がCMOSスタティックRAM部１に記憶されている
場合、すなわち第１の記憶ノードN1が“L"レベルであ
り、第２の記憶ノードN2が“H"レベルであれば、MOSト
ランジスタ3,4が導通し、一致検出線Ｍは放電されて接
地電位となる。
［発明が解決しようとする課題］ 従来のCAMは上述のごとく、フリップフロップからなるC
MOSスタティックRAM部１と一致検出部２とから構成され
ているため、電源がオフされると、CMOSスタティックRA
M部１に記憶されていたデータが消去されてしまうとい
う欠点があった。
MOSスタティックRAM部１と一致検出部２とから構成され
ているため、電源がオフされると、CMOSスタティックRA
M部１に記憶されていたデータが消去されてしまうとい
う欠点があった。
それゆえに、この発明の主たる目的は、電源がオフにな
ってもデータが消えることのない不揮発性CAMを提供す
ることである。
ってもデータが消えることのない不揮発性CAMを提供す
ることである。
［課題を解決するための手段］ この発明は行および列からなるマトリクス状に配列さ
れ、それぞれが第１および第２の記憶ノードを有し、情
報を記憶する複数のメモリセルと、それぞれが列方向に
整列するメモリセルを選択するための複数のワード線
と、列方向に整列するメモリセルに接続される複数のビ
ット線対と、ビット線対の情報とメモリセルに記憶され
ている情報とが一致しているとき一致信号を出力する一
致検出線とを備えた不揮発性CAMであって、ゲートがメ
モリセルの第１の記憶ノードに接続され、第１の導通端
子がビット線対の一方に接続され、第２の導通端子が一
致検出線に接続された第１のMOSトランジスタと、ゲー
トがメモリセルの第２の記憶ノードに接続され、第１の
導通端子がビット線対の他方に接続され、第２の導通端
子が一致検出線に接続された第２のMOSトランジスタを
含み、メモリセルが不揮発性メモリによって構成された
ものである。
れ、それぞれが第１および第２の記憶ノードを有し、情
報を記憶する複数のメモリセルと、それぞれが列方向に
整列するメモリセルを選択するための複数のワード線
と、列方向に整列するメモリセルに接続される複数のビ
ット線対と、ビット線対の情報とメモリセルに記憶され
ている情報とが一致しているとき一致信号を出力する一
致検出線とを備えた不揮発性CAMであって、ゲートがメ
モリセルの第１の記憶ノードに接続され、第１の導通端
子がビット線対の一方に接続され、第２の導通端子が一
致検出線に接続された第１のMOSトランジスタと、ゲー
トがメモリセルの第２の記憶ノードに接続され、第１の
導通端子がビット線対の他方に接続され、第２の導通端
子が一致検出線に接続された第２のMOSトランジスタを
含み、メモリセルが不揮発性メモリによって構成された
ものである。
［作用］ この発明に係る不揮発性CAMはメモリセルが不揮発性メ
モリで構成されているので、電源がオフにされてもそれ
までに記憶されていたデータが消去されるおそれがなく
なる。
モリで構成されているので、電源がオフにされてもそれ
までに記憶されていたデータが消去されるおそれがなく
なる。
［実施例］ 第１図はこの発明の一実施例の構成を示すブロック図で
ある。まず、第１図を参照して、この発明の一実施例の
構成について説明する。NVRAM11は不揮発性メモリであ
って、第１および第２の記憶ノードN1,N2を含む。第１
の記憶ノードN1には第１のMOSトランジスタ14のゲート
が接続され、ドレインはビット線BLに接続され、ソース
は一致検出線Ｍに接続される。第２の記憶ノードN2に
は、第２のMOSトランジスタ15のゲートが接続され、ド
レインはビット線▲▼に接続され、ソースは一致検
出線Ｍに接続される。また、第１の記憶ノードN1には第
３のMOSトランジスタ12のソースが接続され、ゲートは
ワード線Ｗに接続され、ドレインはビット線BLに接続さ
れる。第２の記憶ノードN2には第４のMOSトランジスタ1
3のソースが接続され、ゲートはワード線Ｗに接続さ
れ、ドレインはビット線▲▼に接続される。
ある。まず、第１図を参照して、この発明の一実施例の
構成について説明する。NVRAM11は不揮発性メモリであ
って、第１および第２の記憶ノードN1,N2を含む。第１
の記憶ノードN1には第１のMOSトランジスタ14のゲート
が接続され、ドレインはビット線BLに接続され、ソース
は一致検出線Ｍに接続される。第２の記憶ノードN2に
は、第２のMOSトランジスタ15のゲートが接続され、ド
レインはビット線▲▼に接続され、ソースは一致検
出線Ｍに接続される。また、第１の記憶ノードN1には第
３のMOSトランジスタ12のソースが接続され、ゲートは
ワード線Ｗに接続され、ドレインはビット線BLに接続さ
れる。第２の記憶ノードN2には第４のMOSトランジスタ1
3のソースが接続され、ゲートはワード線Ｗに接続さ
れ、ドレインはビット線▲▼に接続される。
この第１図に示した不揮発性CAMとしての動作は、前述
の第６図に示した従来例と同じである。すなわち、ワー
ド線Ｗが“L"レベルに設定され、一致検出線Ｍが“H"レ
ベルにプリチャージされ、ビット線BLに検索データの信
号が与えられ、ビット線▲▼に検索データの反転信
号が与えられる。NVRAM11に記憶されている情報と、検
索データが一致すれば、一致検出線Ｍは“H"レベルを保
ち、一致しないときには放電されて“L"レベルになる。
の第６図に示した従来例と同じである。すなわち、ワー
ド線Ｗが“L"レベルに設定され、一致検出線Ｍが“H"レ
ベルにプリチャージされ、ビット線BLに検索データの信
号が与えられ、ビット線▲▼に検索データの反転信
号が与えられる。NVRAM11に記憶されている情報と、検
索データが一致すれば、一致検出線Ｍは“H"レベルを保
ち、一致しないときには放電されて“L"レベルになる。
第２図はこの発明の他の実施例の構成を示すブロック図
である。この第２図に示した実施例は、第１図に示した
MOSトランジスタ14にMOSトランジスタ16を直列接続する
とともに、MOSトランジスタ15に対してMOSトランジスタ
17を直列接続したものである。より具体的に説明する
と、MOSトランジスタ14のゲートは第２の記憶ノードN2
に接続され、ソースは接地される。MOSトランジスタ14
のドレインはMOSトランジスタ16のソースに接続され、M
OSトランジスタ16のゲートはビット線BLに接続され、ド
レインは一致検出線Ｍに接続される。また、MOSトラン
ジスタ15のゲートは第１の記憶ノードN1に接続され、ソ
ースは接地される。MOSトランジスタ15のドレインはMOS
トランジスタ17のソースに接続され、MOSトランジスタ1
7のゲートはビット線▲▼に接続され、ドレインは
一致検出線Ｍに接続される。このように不揮発性CAMを
構成しても、前述の第１図と同様の動作をさせることが
できる。
である。この第２図に示した実施例は、第１図に示した
MOSトランジスタ14にMOSトランジスタ16を直列接続する
とともに、MOSトランジスタ15に対してMOSトランジスタ
17を直列接続したものである。より具体的に説明する
と、MOSトランジスタ14のゲートは第２の記憶ノードN2
に接続され、ソースは接地される。MOSトランジスタ14
のドレインはMOSトランジスタ16のソースに接続され、M
OSトランジスタ16のゲートはビット線BLに接続され、ド
レインは一致検出線Ｍに接続される。また、MOSトラン
ジスタ15のゲートは第１の記憶ノードN1に接続され、ソ
ースは接地される。MOSトランジスタ15のドレインはMOS
トランジスタ17のソースに接続され、MOSトランジスタ1
7のゲートはビット線▲▼に接続され、ドレインは
一致検出線Ｍに接続される。このように不揮発性CAMを
構成しても、前述の第１図と同様の動作をさせることが
できる。
第３図は第１図に示した不揮発性CAMのより具体的な電
気回路図である。第３図において、NVRAM11はスタティ
ックRAM20とEEPROM23とによって構成され、情報の記憶
および読出動作はスタティックRAM20で行なわれ、不揮
発な記憶が必要なときには、スタティックRAM20に記憶
されたデータがEEPROM23に転送される。
気回路図である。第３図において、NVRAM11はスタティ
ックRAM20とEEPROM23とによって構成され、情報の記憶
および読出動作はスタティックRAM20で行なわれ、不揮
発な記憶が必要なときには、スタティックRAM20に記憶
されたデータがEEPROM23に転送される。
より具体的な構成について説明すると、スタティックRA
M20はＮチャネルデプレッション型MOSトランジスタ26,2
7とＮチャネルエンハンスメント型MOSトランジスタ18,1
9とから構成される。Ｎチャネルデプレッション型MOSト
ランジスタ26のドレインには第１の基準電位として電源
電圧が与えられ、ゲートとソースは第１の記憶ノードN1
に接続される。Ｎチャネルデプレッション型MOSトラン
ジスタ27のドレインには電源電圧が与えられ、ゲートと
ソースは第２の記憶ノードN2に接続される。Ｎチャネル
MOSトランジスタ18のゲートは第２の記憶ノードN2に接
続され、ドレインは第１の記憶ノードN1に接続され、ソ
ースは第２の基準電圧である接地電位に接続される。Ｎ
チャネルMOSトランジスタ19のゲートは第１の記憶ノー
ドN1に接続され、ドレインは第２の記憶ノードN2に接続
され、ソースは接地される。
M20はＮチャネルデプレッション型MOSトランジスタ26,2
7とＮチャネルエンハンスメント型MOSトランジスタ18,1
9とから構成される。Ｎチャネルデプレッション型MOSト
ランジスタ26のドレインには第１の基準電位として電源
電圧が与えられ、ゲートとソースは第１の記憶ノードN1
に接続される。Ｎチャネルデプレッション型MOSトラン
ジスタ27のドレインには電源電圧が与えられ、ゲートと
ソースは第２の記憶ノードN2に接続される。Ｎチャネル
MOSトランジスタ18のゲートは第２の記憶ノードN2に接
続され、ドレインは第１の記憶ノードN1に接続され、ソ
ースは第２の基準電圧である接地電位に接続される。Ｎ
チャネルMOSトランジスタ19のゲートは第１の記憶ノー
ドN1に接続され、ドレインは第２の記憶ノードN2に接続
され、ソースは接地される。
さらに、ＮチャネルMOSトランジスタ12ないし15が設け
られていて、ＮチャネルMOSトランジスタ12のゲートは
ワード線Ｗに接続され、ドレインはビット線BLに接続さ
れ、ソースは第１の記憶ノードN1に接続される。Ｎチャ
ネルMOSトランジスタ13のゲートはワード線Ｗに接続さ
れ、ドレインはビット線▲▼に接続され、ソースは
第２の記憶ノードN2に接続される。ＮチャネルMSトラン
ジスタ14のゲートは第１の記憶ノードN1に接続され、ド
レインはビット線BLに接続され、ソースは一致検出線Ｍ
に接続される。ＮチャネルMOSトランジスタ15のゲート
は第２の記憶ノードN2に接続され、ドレインはビット線
▲▼に接続され、ソースは一致検出線Ｍに接続され
る。
られていて、ＮチャネルMOSトランジスタ12のゲートは
ワード線Ｗに接続され、ドレインはビット線BLに接続さ
れ、ソースは第１の記憶ノードN1に接続される。Ｎチャ
ネルMOSトランジスタ13のゲートはワード線Ｗに接続さ
れ、ドレインはビット線▲▼に接続され、ソースは
第２の記憶ノードN2に接続される。ＮチャネルMSトラン
ジスタ14のゲートは第１の記憶ノードN1に接続され、ド
レインはビット線BLに接続され、ソースは一致検出線Ｍ
に接続される。ＮチャネルMOSトランジスタ15のゲート
は第２の記憶ノードN2に接続され、ドレインはビット線
▲▼に接続され、ソースは一致検出線Ｍに接続され
る。
EEPROM23はＮチャネルMOSトランジスタ21,24とメモリト
ランジスタ22とによって構成される。ＮチャネルMOSト
ランジスタ21のゲートにはクロック信号CLKが与えら
れ、ソースは第２の記憶ノードN2に接続され、ドレイン
はメモリトランジスタ22のソースに接続される。メモリ
トランジスタ22のゲートにはプログラム信号PROが与え
られ、ドレインはＮチャネルMOSトランジスタ24のソー
スに接続される。ＮチャネルMOSトランジスタ24のドレ
インとゲートにはクリア信号CLRが与えられる。
ランジスタ22とによって構成される。ＮチャネルMOSト
ランジスタ21のゲートにはクロック信号CLKが与えら
れ、ソースは第２の記憶ノードN2に接続され、ドレイン
はメモリトランジスタ22のソースに接続される。メモリ
トランジスタ22のゲートにはプログラム信号PROが与え
られ、ドレインはＮチャネルMOSトランジスタ24のソー
スに接続される。ＮチャネルMOSトランジスタ24のドレ
インとゲートにはクリア信号CLRが与えられる。
次に、第３図に示した実施例の具体的な動作について説
明する。まず、データ転送する場合には、クロック信号
CLKが“L"レベルとなり、プログラム信号PROが“L"レベ
ルに設定され、クリア信号CLRとして高電圧パルスがＮ
チャネルMOSトランジスタ24のドレインとゲートとに与
えられ、EEPROM23に記憶されているデータの消去が行な
われる。すなわち、EEPROM23のメモリトランジスタ22の
フローティングゲートに蓄積されていた電子が引き抜か
れ、しきい値が低くなる。
明する。まず、データ転送する場合には、クロック信号
CLKが“L"レベルとなり、プログラム信号PROが“L"レベ
ルに設定され、クリア信号CLRとして高電圧パルスがＮ
チャネルMOSトランジスタ24のドレインとゲートとに与
えられ、EEPROM23に記憶されているデータの消去が行な
われる。すなわち、EEPROM23のメモリトランジスタ22の
フローティングゲートに蓄積されていた電子が引き抜か
れ、しきい値が低くなる。
次に、クロック信号CLKが“H"レベルに設定され、クリ
ア信号CLRが“L"レベルに設定され、メモリトランジス
タ22のゲートにプログラム信号PROとして高電圧パルス
が与えられる。もし、スタティックRAM20に“1"が記憶
されていれば、第１の記憶ノードN1が“H"レベルとな
り、第２の記憶ノードN2は“L"レベルであるため、メモ
リトランジスタ22のドレインが接地電位となり、フロー
ティングゲートへの電子の注入が行なわれる。
ア信号CLRが“L"レベルに設定され、メモリトランジス
タ22のゲートにプログラム信号PROとして高電圧パルス
が与えられる。もし、スタティックRAM20に“1"が記憶
されていれば、第１の記憶ノードN1が“H"レベルとな
り、第２の記憶ノードN2は“L"レベルであるため、メモ
リトランジスタ22のドレインが接地電位となり、フロー
ティングゲートへの電子の注入が行なわれる。
もし、スタティックRAM20に“0"が記憶されていて、第
１の記憶ノードN1が“L"レベルであり、第２の記憶ノー
ドN2が“H"レベルであれば、メモリトランジスタ22のド
レインの電圧は高いままであるため、フローティングゲ
ートへの電子の注入が起こらない。すなわち、メモリト
ランジスタ22のゲートとドレインの電位差が小さいた
め、フローティングゲートに蓄積されている電荷に変化
が生じない。このようにして、スタティックRAM20からE
EPROM23へのデータの転送が行なわれる。
１の記憶ノードN1が“L"レベルであり、第２の記憶ノー
ドN2が“H"レベルであれば、メモリトランジスタ22のド
レインの電圧は高いままであるため、フローティングゲ
ートへの電子の注入が起こらない。すなわち、メモリト
ランジスタ22のゲートとドレインの電位差が小さいた
め、フローティングゲートに蓄積されている電荷に変化
が生じない。このようにして、スタティックRAM20からE
EPROM23へのデータの転送が行なわれる。
次に、EEPROM23からスタティックRAM20へのデータ転送
は、クロック信号CLK,プログラム信号PROおよびクリア
信号CLRが“H"レベルに設定され、NVRAM11に供給される
電源を0Vから徐々に上げることによって行なわれる。こ
のとき、EEPROM23のしきい値が低い状態であれば、第２
の記憶ノードN2が充電され、スタティックRAM20には
“0"がセットされる。一方、EEPROM23のしきい値が高い
状態であれば、第１の記憶ノードN1が充電されて“H"レ
ベルとなり、“1"がセットされるようにスタティックRA
M20が構成されている。
は、クロック信号CLK,プログラム信号PROおよびクリア
信号CLRが“H"レベルに設定され、NVRAM11に供給される
電源を0Vから徐々に上げることによって行なわれる。こ
のとき、EEPROM23のしきい値が低い状態であれば、第２
の記憶ノードN2が充電され、スタティックRAM20には
“0"がセットされる。一方、EEPROM23のしきい値が高い
状態であれば、第１の記憶ノードN1が充電されて“H"レ
ベルとなり、“1"がセットされるようにスタティックRA
M20が構成されている。
第４図はこの発明の他の実施例の電気回路図である。こ
の第４図に示した実施例は、スタティックRAM20とEEPRO
M23は前述の第３図の実施例と同様にして構成される。
そして、第１の記憶ノードN1にはMOSトランジスタ17の
ゲートが接続され、MOSトランジスタ17のドレインは一
致検出線Ｍに接続され、ソースはMOSトランジスタ15の
ドレインに接続される。このMOSトランジスタ15のゲー
トはビット線▲▼に接続され、ソースは接地され
る。また、第２の記憶ノードN2にはMOSトランジスタ16
のゲートが接続され、MOSトランジスタ16のドレインは
一致検出線Ｍに接続され、ソースはMOSトランジスタ14
のドレインに接続される。MOSトランジスタ14のゲート
はビット線BLに接続され、ソースは接地される。
の第４図に示した実施例は、スタティックRAM20とEEPRO
M23は前述の第３図の実施例と同様にして構成される。
そして、第１の記憶ノードN1にはMOSトランジスタ17の
ゲートが接続され、MOSトランジスタ17のドレインは一
致検出線Ｍに接続され、ソースはMOSトランジスタ15の
ドレインに接続される。このMOSトランジスタ15のゲー
トはビット線▲▼に接続され、ソースは接地され
る。また、第２の記憶ノードN2にはMOSトランジスタ16
のゲートが接続され、MOSトランジスタ16のドレインは
一致検出線Ｍに接続され、ソースはMOSトランジスタ14
のドレインに接続される。MOSトランジスタ14のゲート
はビット線BLに接続され、ソースは接地される。
このように不揮発性CAMを構成することによって、前述
の第３図に示した実施例と同様にして、通常のデータの
記憶はスタティックRAM20で行ない、不揮発な記憶が必
要なときには、スタティックRAM20に記憶されたデータ
をEEPROM23に転送させることができる。
の第３図に示した実施例と同様にして、通常のデータの
記憶はスタティックRAM20で行ない、不揮発な記憶が必
要なときには、スタティックRAM20に記憶されたデータ
をEEPROM23に転送させることができる。
第５図はこの発明のその他の実施例を示す電気回路図で
ある。この実施例は検索しようとするデータを与えるた
めのセンサ線S,を新たに設けたものである。そして、
第１の記憶ノードN1にはMOSトランジスタ14のゲートが
接続され、ドレインにはセンサ線が接続される。MOS
トランジスタ14のソースはMSトランジスタ25のゲートに
接続される。第２の記憶ノードN2にはMOSトランジスタ1
5のゲートが接続され、ドレインにはセンサ線Ｓが接続
され、ソースはMOSトランジスタ25のゲートに接続され
る。MOSトランジスタ25のドレインは一致検出線Ｍに接
続され、ソースは接地される。
ある。この実施例は検索しようとするデータを与えるた
めのセンサ線S,を新たに設けたものである。そして、
第１の記憶ノードN1にはMOSトランジスタ14のゲートが
接続され、ドレインにはセンサ線が接続される。MOS
トランジスタ14のソースはMSトランジスタ25のゲートに
接続される。第２の記憶ノードN2にはMOSトランジスタ1
5のゲートが接続され、ドレインにはセンサ線Ｓが接続
され、ソースはMOSトランジスタ25のゲートに接続され
る。MOSトランジスタ25のドレインは一致検出線Ｍに接
続され、ソースは接地される。
この実施例においてデータを検索するときには、ワード
線Ｗが“L"レベルに設定され、一致検出線Ｍが“H"レベ
ルにプリチャージされ、センサ線に検索データの反転
信号が与えられ、検索線Ｓに検索信号を与えることによ
って行なわれる。たとえば、“1"を検索したい場合に
は、センサ線が“L"レベルに設定され、センサ線Ｓが
“H"レベルに設定される。スタティックRAM20に“1"が
記憶されていて第１の記憶ノードN1が“H"レベルになっ
ており、第２の記憶ノードN2が“L"レベルになっていれ
ば、MOSトランジスタ14が導通し、MOSトランジスタ25の
ゲート電位が“L"レベルとなり、MOSトランジスタ25は
非導通となるので、一致検出線Ｍは“H"レベルを保つ。
もし、スタティックRAM20に“0"が記憶されていて、第
１の記憶ノードN1が“L"レベルになっており、第２の記
憶ノードN2が“H"レベルになっていれば、MOSトランジ
スタ15および25が導通し、一致検出線Ｍが接地電位とな
る。
線Ｗが“L"レベルに設定され、一致検出線Ｍが“H"レベ
ルにプリチャージされ、センサ線に検索データの反転
信号が与えられ、検索線Ｓに検索信号を与えることによ
って行なわれる。たとえば、“1"を検索したい場合に
は、センサ線が“L"レベルに設定され、センサ線Ｓが
“H"レベルに設定される。スタティックRAM20に“1"が
記憶されていて第１の記憶ノードN1が“H"レベルになっ
ており、第２の記憶ノードN2が“L"レベルになっていれ
ば、MOSトランジスタ14が導通し、MOSトランジスタ25の
ゲート電位が“L"レベルとなり、MOSトランジスタ25は
非導通となるので、一致検出線Ｍは“H"レベルを保つ。
もし、スタティックRAM20に“0"が記憶されていて、第
１の記憶ノードN1が“L"レベルになっており、第２の記
憶ノードN2が“H"レベルになっていれば、MOSトランジ
スタ15および25が導通し、一致検出線Ｍが接地電位とな
る。
［発明の効果］ 以上のように、この発明によれば、メモリセルを不揮発
性メモリで構成したことによって、電源が遮断されても
データが消去されるおそれがなくなる。
性メモリで構成したことによって、電源が遮断されても
データが消去されるおそれがなくなる。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。第２図はこの発明の他の実施例の構成を示すブロ
ック図である。第３図は第１図に示した不揮発性CAMの
具体的な電気回路図である。第４図はこの発明の他の実
施例の電気回路図である。第５図はこの発明のその他の
実施例を示す電気回路図である。第６図は従来のCAMの
構成を示す電気回路図である。 図において、11はNVRAM、12ないし17,21,24,25はＮチャ
ネルMOSトランジスタ、18,19はＮチャネルエンハンスト
型MOSトランジスタ、20はスタティックRAM、22はメモリ
トランジスタ、23はEEPROM、26,27はＮチャネルデプレ
ッション型MOSトランジスタを示す。
ある。第２図はこの発明の他の実施例の構成を示すブロ
ック図である。第３図は第１図に示した不揮発性CAMの
具体的な電気回路図である。第４図はこの発明の他の実
施例の電気回路図である。第５図はこの発明のその他の
実施例を示す電気回路図である。第６図は従来のCAMの
構成を示す電気回路図である。 図において、11はNVRAM、12ないし17,21,24,25はＮチャ
ネルMOSトランジスタ、18,19はＮチャネルエンハンスト
型MOSトランジスタ、20はスタティックRAM、22はメモリ
トランジスタ、23はEEPROM、26,27はＮチャネルデプレ
ッション型MOSトランジスタを示す。
Claims (1)
- 【請求項１】行および列からなるマトリクス状に配列さ
れ、それぞれが第１および第２の記憶ノードを有し、情
報を記憶するための複数のメモリセルと、それぞれが前
記列方向に整列するメモリセルを選択するための複数の
ワード線と、前記列方向に整列するメモリセルに接続さ
れる複数のビット線対と、前記ビット線対の情報と前記
メモリセルに記憶されている情報とが一致していると
き、一致信号を出力する一致検出線とを備えた不揮発性
CAMであって、 ゲートと第１および第２の導通端子を含み、前記ゲート
は前記メモリセルの第１の記憶ノードに接続され、前記
第１の導通端子は前記ビット線対の一方に接続され、前
記第２の導通端子は前記一致検出線に接続された第１の
MOSトランジスタ、および ゲートと第１および第２の導通端子を含み、前記ゲート
は前記メモリセルの第２の記憶ノードに接続され、前記
第１の導通端子は前記ビット線対の他方に接続され、前
記第２の導通端子は前記一致検出線に接続された第２の
MOSトランジスタを含み、 前記メモリセルは不揮発性メモリによって構成される、
不揮発性CAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP902588A JPH0743946B2 (ja) | 1988-01-18 | 1988-01-18 | 不揮発性ｃａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP902588A JPH0743946B2 (ja) | 1988-01-18 | 1988-01-18 | 不揮発性ｃａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184790A JPH01184790A (ja) | 1989-07-24 |
| JPH0743946B2 true JPH0743946B2 (ja) | 1995-05-15 |
Family
ID=11709117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP902588A Expired - Lifetime JPH0743946B2 (ja) | 1988-01-18 | 1988-01-18 | 不揮発性ｃａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743946B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05281085A (ja) * | 1992-03-31 | 1993-10-29 | Michio Nishioka | 非流線形物体の擬似流線形化装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2798197B2 (ja) * | 1992-03-06 | 1998-09-17 | シャープ株式会社 | 不揮発性連想メモリ |
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
| EP2261928B1 (en) * | 2003-10-22 | 2012-09-05 | STMicroelectronics Srl | A content addressable memory cell |
-
1988
- 1988-01-18 JP JP902588A patent/JPH0743946B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05281085A (ja) * | 1992-03-31 | 1993-10-29 | Michio Nishioka | 非流線形物体の擬似流線形化装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01184790A (ja) | 1989-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5729492A (en) | Sense amplifier having capacitively coupled input for offset compensation | |
| EP0041520B1 (en) | Static volatile/non-volatile ram cell | |
| JP2663401B2 (ja) | 不正防止装置を備えるメモリ付き集積回路 | |
| US4837744A (en) | Integrated circuit of the logic circuit type comprising an electrically programmable non-volatile memory | |
| US9595330B2 (en) | Configurable non-volatile content addressable memory | |
| US4193128A (en) | High-density memory with non-volatile storage array | |
| US20060193174A1 (en) | Non-volatile and static random access memory cells sharing the same bitlines | |
| EP1014382B1 (en) | Floating gate content addressable memory | |
| JPH08279297A (ja) | Ｎａｎｄ構造の不揮発性半導体メモリとそのプログラム方法 | |
| JPS6032918B2 (ja) | 不揮発性半導体メモリ・システム | |
| US4881199A (en) | Read circuit for reading the state of memory cells | |
| JP2000251483A (ja) | １チップマイクロコンピュータとそのデータリフレッシュ方法 | |
| US4805151A (en) | Nonvolatile semiconductor memory device | |
| JPH0346194A (ja) | 内容アドレスメモリセル | |
| US5402382A (en) | Nonvolatile semiconductor memory device capable of erasing by a word line unit | |
| US4635229A (en) | Semiconductor memory device including non-volatile transistor for storing data in a bistable circuit | |
| KR980004954A (ko) | 데이타 비트를 나타내는 대량의 전기 전하를 유도하는 비휘발성 강유전체 메모리 셀의 제어 방법 | |
| US5070480A (en) | Nonvolatile associative memory system | |
| JP2002353345A (ja) | 半導体メモリ装置およびバルク領域形成方法 | |
| JPH01184790A (ja) | 不揮発性ｃａｍ | |
| US5347483A (en) | Non-volatile associative memory with low transistor count | |
| CN111061926B (zh) | 一种在与非型存储器阵列中实现数据搜索的方法 | |
| US5978261A (en) | Non-volatile electronic memory and method for the management thereof | |
| JPS58128090A (ja) | ダイナミツクｉｃメモリ | |
| KR100616720B1 (ko) | 고정 메모리 셀 장치를 프로그래밍하는 방법 |