JPH01184790A - 不揮発性ｃａｍ - Google Patents
不揮発性ｃａｍInfo
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- JPH01184790A JPH01184790A JP902588A JP902588A JPH01184790A JP H01184790 A JPH01184790 A JP H01184790A JP 902588 A JP902588 A JP 902588A JP 902588 A JP902588 A JP 902588A JP H01184790 A JPH01184790 A JP H01184790A
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- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は不揮発性ＣＡＭに関し、特に、アドレスを指
定してデータの読み書きをする通常のメモリ機能に加え
て、情報内容を指定したとき、その情報が蓄積されてい
るアドレスの検索が行なえるような不揮発性ＣＡＭ （
Ｃｏｎ ｔ ｅｎ ｔ−Ａｄｄｒｅｓｓａｂｌｅ Ｍ
ｅｍｏｒｙ）に関する。
定してデータの読み書きをする通常のメモリ機能に加え
て、情報内容を指定したとき、その情報が蓄積されてい
るアドレスの検索が行なえるような不揮発性ＣＡＭ （
Ｃｏｎ ｔ ｅｎ ｔ−Ａｄｄｒｅｓｓａｂｌｅ Ｍ
ｅｍｏｒｙ）に関する。
［従来の技術］
第６図はｌ５ＳＣＣ（Ｄｉｇｅｓｔ ｏｆＴｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ ４２ないし４３頁（１９
８５年））に示された従来の揮発性のＣＡＭを示す電気
回路図である。
ｉｃａｌ Ｐａｐｅｒｓ ４２ないし４３頁（１９
８５年））に示された従来の揮発性のＣＡＭを示す電気
回路図である。
第６図において、ＣＡＭはＣＭＯＳスタティックＲＡＭ
部１と一致検出部２とから構成されている。一致検出部
２は４つのＭＯＳ）ランジスタ３ないし６からなり、Ｍ
ＯＳ）ランジスタ３と４が直列接続され、ＭＯＳトラン
ジスタ５と６とが直列接続されている。ＭＯＳ）ランジ
スタ３のソースは接地され、ゲートはフリップフロップ
からなるＣＭＯＳスタティックＲＡＭ部１の第２の記憶
ノードＮ２に接続され、ＭＯＳ）ランジスタ４のゲート
はビット線対を構成するビット線ＢＬに接続され、ドレ
インは一致検出線Ｍに接続されている。
部１と一致検出部２とから構成されている。一致検出部
２は４つのＭＯＳ）ランジスタ３ないし６からなり、Ｍ
ＯＳ）ランジスタ３と４が直列接続され、ＭＯＳトラン
ジスタ５と６とが直列接続されている。ＭＯＳ）ランジ
スタ３のソースは接地され、ゲートはフリップフロップ
からなるＣＭＯＳスタティックＲＡＭ部１の第２の記憶
ノードＮ２に接続され、ＭＯＳ）ランジスタ４のゲート
はビット線対を構成するビット線ＢＬに接続され、ドレ
インは一致検出線Ｍに接続されている。
ＭＯＳトランジスタ５のソースは接地され、ゲートはＣ
ＭＯＳスタティックＲＡＭ部１の第１の記憶ノードＮ１
に接続され、ＭｏＳトランジスタ６のゲートはビット線
ＢＬに接続され、ドレインは一致検出線Ｍに接続されて
いる。
ＭＯＳスタティックＲＡＭ部１の第１の記憶ノードＮ１
に接続され、ＭｏＳトランジスタ６のゲートはビット線
ＢＬに接続され、ドレインは一致検出線Ｍに接続されて
いる。
ＣＭＯＳスタティックＲＡＭ部１は４つのＭＯＳトラン
ジスタ７ないし１０によって構成されるとともに、２つ
の転送ゲートとなるＭＯＳトランジスタ１２．１３を含
む。ＣＭＯＳスタティックＲＡＭ部１の第１の記憶ノー
ドＮ１にはＭＯＳトランジスタ１２のソースが接続され
、ドレインはビット線ＢＬに接続され、ゲートはワード
線Ｗに接続されている。また、ＣＭＯＳスタティックＲ
ＡＭ部１の第２の記憶ノードＮ２にはＭＯＳトランジス
タ１３のソースが接続され、ドレインはビット線ＢＬに
接続され、ゲートはワード！！ｉＩＷに接続されている
。
ジスタ７ないし１０によって構成されるとともに、２つ
の転送ゲートとなるＭＯＳトランジスタ１２．１３を含
む。ＣＭＯＳスタティックＲＡＭ部１の第１の記憶ノー
ドＮ１にはＭＯＳトランジスタ１２のソースが接続され
、ドレインはビット線ＢＬに接続され、ゲートはワード
線Ｗに接続されている。また、ＣＭＯＳスタティックＲ
ＡＭ部１の第２の記憶ノードＮ２にはＭＯＳトランジス
タ１３のソースが接続され、ドレインはビット線ＢＬに
接続され、ゲートはワード！！ｉＩＷに接続されている
。
次に、第６図に示した従来のＣＡＭの動作について説明
する。まず、一致検索を行なうときには、ワード線Ｗが
すべて“Ｌ＃レベルに設定され、一致検出線Ｍが“Ｈ”
レベルにプリチャージされ、ビット線ＢＬに検索データ
が与えられ、ビット線ＢＬに検索データの反転信号が印
加されることにより行なわれる。たとえば、“１”を検
索したいときには、ビット線ＢＬが“Ｈ”レベルに設定
され、ビット線ＢＬが“Ｌ“レベルに設定される。
する。まず、一致検索を行なうときには、ワード線Ｗが
すべて“Ｌ＃レベルに設定され、一致検出線Ｍが“Ｈ”
レベルにプリチャージされ、ビット線ＢＬに検索データ
が与えられ、ビット線ＢＬに検索データの反転信号が印
加されることにより行なわれる。たとえば、“１”を検
索したいときには、ビット線ＢＬが“Ｈ”レベルに設定
され、ビット線ＢＬが“Ｌ“レベルに設定される。
ＣＭＯＳスタティックＲＡＭ部１に“１″が記憶されて
いる場合、すなわち第１の記憶ノードＮ１が“Ｈ２にな
っていて、第２の記憶ノードＮ２が“Ｌ”レベルになっ
ている場合、ＭＯＳトランジスタ４，５は導通ずるが、
ＭＯＳトランジスタ３゜６は非導通であるため、一致検
出線Ｍは′Ｈ”レベルのまま保たれる。もし、′０１が
ＣＭＯＳスタティックＲＡＭ部１に記憶されている場合
、すなわち第１の記憶ノードＮ１が“Ｌ” レベルであ
り、第２の記憶ノードＮ２が“Ｈ゛レベルあれば、ＭＯ
Ｓトランジスタ３，４が導通し、一致検出線Ｍは放電さ
れて接地電位となる。
いる場合、すなわち第１の記憶ノードＮ１が“Ｈ２にな
っていて、第２の記憶ノードＮ２が“Ｌ”レベルになっ
ている場合、ＭＯＳトランジスタ４，５は導通ずるが、
ＭＯＳトランジスタ３゜６は非導通であるため、一致検
出線Ｍは′Ｈ”レベルのまま保たれる。もし、′０１が
ＣＭＯＳスタティックＲＡＭ部１に記憶されている場合
、すなわち第１の記憶ノードＮ１が“Ｌ” レベルであ
り、第２の記憶ノードＮ２が“Ｈ゛レベルあれば、ＭＯ
Ｓトランジスタ３，４が導通し、一致検出線Ｍは放電さ
れて接地電位となる。
［発明が解決しようとする課題］
従来のＣＡＭは上述のごとく、フリップフロップからな
るＣＭＯＳスタティックＲＡＭ部１と一致検出部２とか
ら構成されているため、電源がオフされると、ＣＭＯＳ
スタティックＲＡＭ部１に記憶されていたデータが消去
されてしまうという欠点があった。
るＣＭＯＳスタティックＲＡＭ部１と一致検出部２とか
ら構成されているため、電源がオフされると、ＣＭＯＳ
スタティックＲＡＭ部１に記憶されていたデータが消去
されてしまうという欠点があった。
それゆえに、この発明の主たる目的は、電源がオフにな
ってもデータが消えることのない不揮発性ＣＡＭを提供
することである。
ってもデータが消えることのない不揮発性ＣＡＭを提供
することである。
［課題を解決するための手段］
この発明は行および列からなるマトリクス状に配列され
、それぞれが第１および第２の記憶ノードを有し、情報
を記憶する複数のメモリセルと、それぞれが列方向に整
列するメモリセルを選択するための複数のワード線と、
列方向に整列するメモリセルに接続される複数のビット
線対と、ビット線対の情報とメモリセルに記憶されてい
る情報とが一致しているとき一致信号を出力する一致検
出線とを備えた不揮発性ＣＡＭであって、ゲートがメモ
リセルの第１の記憶ノードに接続され、第１の導通端子
がビット線対の一方に接続され、第２の導通端子が一致
検出線に接続された第１のＭＯＳトランジスタと、ゲー
トがメモリセルの第２の記憶ノードに接続され、第１の
導通端子がビット線対の他方に接続され、第２の導通端
子が一致検出線に接続された第２のＭＯＳ）ランジスタ
を含み、メモリセルが不揮発性メモリによって構成され
たものである。
、それぞれが第１および第２の記憶ノードを有し、情報
を記憶する複数のメモリセルと、それぞれが列方向に整
列するメモリセルを選択するための複数のワード線と、
列方向に整列するメモリセルに接続される複数のビット
線対と、ビット線対の情報とメモリセルに記憶されてい
る情報とが一致しているとき一致信号を出力する一致検
出線とを備えた不揮発性ＣＡＭであって、ゲートがメモ
リセルの第１の記憶ノードに接続され、第１の導通端子
がビット線対の一方に接続され、第２の導通端子が一致
検出線に接続された第１のＭＯＳトランジスタと、ゲー
トがメモリセルの第２の記憶ノードに接続され、第１の
導通端子がビット線対の他方に接続され、第２の導通端
子が一致検出線に接続された第２のＭＯＳ）ランジスタ
を含み、メモリセルが不揮発性メモリによって構成され
たものである。
［作用コ
この発明に係る不揮発性ＣＡＭはメモリセルが不揮発性
メモリで構成されているので、電源がオフにされてもそ
れまでに記憶されていたデータが消去されるおそれがな
（なる。
メモリで構成されているので、電源がオフにされてもそ
れまでに記憶されていたデータが消去されるおそれがな
（なる。
［実施例］
第１図はこの発明の一実施例の構成を示すブロック図で
ある。まず、第１図を参照して、この発明の一実施例の
構成について説明する。ＮＶＲＡＭ１ｌは不揮発性メモ
リであって、第１および第２の記憶ノードＮｌ、Ｎ２を
含む。第１の記憶ノードＮ１には第１のＭＯＳ）ランジ
スタ１４のゲートが接続され、ドレインはビット線ＢＬ
に接続され、ソースは一致検出線Ｍに接続される。第２
の記憶ノードＮ２には、第２のＭＯＳ）ランジスタ１５
のゲートが接続され、ドレインはビット線ＢＬに接続さ
れ、ソースは一致検出線Ｍに接続される。また、第１の
記憶ノードＮ１には第３のＭＯＳトランジスタ１２のソ
ースが接続され、ゲートはワード線Ｗに接続され、ドレ
インはビット線ＢＬに接続される。第２の記憶ノードＮ
２には第４のＭＯＳトランジスタ１３のソースが接続さ
れ、ゲートはワード線Ｗに接続され、ドレインはビット
線ＢＬに接続される。
ある。まず、第１図を参照して、この発明の一実施例の
構成について説明する。ＮＶＲＡＭ１ｌは不揮発性メモ
リであって、第１および第２の記憶ノードＮｌ、Ｎ２を
含む。第１の記憶ノードＮ１には第１のＭＯＳ）ランジ
スタ１４のゲートが接続され、ドレインはビット線ＢＬ
に接続され、ソースは一致検出線Ｍに接続される。第２
の記憶ノードＮ２には、第２のＭＯＳ）ランジスタ１５
のゲートが接続され、ドレインはビット線ＢＬに接続さ
れ、ソースは一致検出線Ｍに接続される。また、第１の
記憶ノードＮ１には第３のＭＯＳトランジスタ１２のソ
ースが接続され、ゲートはワード線Ｗに接続され、ドレ
インはビット線ＢＬに接続される。第２の記憶ノードＮ
２には第４のＭＯＳトランジスタ１３のソースが接続さ
れ、ゲートはワード線Ｗに接続され、ドレインはビット
線ＢＬに接続される。
この第１図に示した不揮発性ＣＡＭとしての動作は、前
述の第６図に示した従来例と同じである。
述の第６図に示した従来例と同じである。
すなわち、ワード線Ｗが“Ｌ”レベルに設定され、一致
検出線Ｍが“Ｈ”レベルにプリチャージされ、ビット線
ＢＬに検索データの信号が与えられ、ビット線ＢＬに検
索データの反転信号が与えられる。
検出線Ｍが“Ｈ”レベルにプリチャージされ、ビット線
ＢＬに検索データの信号が与えられ、ビット線ＢＬに検
索データの反転信号が与えられる。
ＮＶＲＡＭＩ １に記憶されている情報と、検索データ
が一致すれば、一致検出線ＭはＨ” レベルを保ち、一
致しないときには放電されて“Ｌ”レベルになる。
が一致すれば、一致検出線ＭはＨ” レベルを保ち、一
致しないときには放電されて“Ｌ”レベルになる。
第２図はこの発明の他の実施例の構成を示すブロック図
である。この第２図に示した実施例は、第１図に示した
ＭＯＳ）ランジスタ１４にＭＯＳトランジスタ１６を直
列接続するとともに、ＭＯＳトランジスタ１５に対して
ＭＯＳトランジスタ１７を直列接続したものである。よ
り具体的に説明すると、ＭＯＳトランジスタ１４のゲー
トは第２の記憶ノードＮ２に接続され、ソースは接地さ
れる。ＭＯＳ）ランジスタ１４のドレインはＭＯＳトラ
ンジスタ１６のソースに接続され、ＭＯＳトランジスタ
１６のゲートはビット線ＢＬに接続され、ドレインは一
致検出線Ｍに接続される。また、ＭＯＳトランジスタ１
５のゲートは第１の記憶ノードＮ１に接続され、ソース
は接地される。
である。この第２図に示した実施例は、第１図に示した
ＭＯＳ）ランジスタ１４にＭＯＳトランジスタ１６を直
列接続するとともに、ＭＯＳトランジスタ１５に対して
ＭＯＳトランジスタ１７を直列接続したものである。よ
り具体的に説明すると、ＭＯＳトランジスタ１４のゲー
トは第２の記憶ノードＮ２に接続され、ソースは接地さ
れる。ＭＯＳ）ランジスタ１４のドレインはＭＯＳトラ
ンジスタ１６のソースに接続され、ＭＯＳトランジスタ
１６のゲートはビット線ＢＬに接続され、ドレインは一
致検出線Ｍに接続される。また、ＭＯＳトランジスタ１
５のゲートは第１の記憶ノードＮ１に接続され、ソース
は接地される。
ＭＯＳ）ランジスタ１５のドレインはＭＯＳトランジス
タ１７のソースに接続され、ゲートはビット線ＢＬに接
続され、ドレインは一致検出線Ｍに接続される。このよ
うに不揮発性ＣＡＭを構成しても、前述の第１図と同様
の動作をさせることができる。
タ１７のソースに接続され、ゲートはビット線ＢＬに接
続され、ドレインは一致検出線Ｍに接続される。このよ
うに不揮発性ＣＡＭを構成しても、前述の第１図と同様
の動作をさせることができる。
第３図は第１図に示した不揮発性ＣＡＭのより具体的な
電気回路図である。第３図において、ＮｖＲＡＭｌｌは
スタティックＲＡＭ２０とＥＥＰＲＯＭ２３とによって
構成され、情報の記憶および読出動作はスタティックＲ
ＡＭ２０で行なわれ、不揮発な記憶が必要なときには、
スタティックＲＡＭ２０に記憶されたデータがＥＥＰＲ
ＯＭ２３に転送される。
電気回路図である。第３図において、ＮｖＲＡＭｌｌは
スタティックＲＡＭ２０とＥＥＰＲＯＭ２３とによって
構成され、情報の記憶および読出動作はスタティックＲ
ＡＭ２０で行なわれ、不揮発な記憶が必要なときには、
スタティックＲＡＭ２０に記憶されたデータがＥＥＰＲ
ＯＭ２３に転送される。
より具体的な構成について説明すると、スタティックＲ
ＡＭ２０はＮチャネルデプレッション型ＭＯ８）ランジ
スタ２６，２７とＮチャネルエンハンスト型ＭＯ３）ラ
ンジスタ１８．１９とから構成される゛。Ｎチャネルデ
プレッション型ＭＯＳトランジスタ２６のドレインには
第１の基準電位として電源電圧が与えられ、ゲートとソ
ースは第１の記憶ノードＮ１に接続される。Ｎチャネル
デプレッション型ＭＯＳトランジスタ２７のドレインに
は電源電圧が与えられ、ゲートとソースは第２の記憶ノ
ードＮ２に接続される。ＮチャネルＭＯＳトランジスタ
１８のゲートは第２の記憶ノードＮ２に接続され、ドレ
インは第１の記憶ノードＮ１に接続され、ソースは第２
の基準電位である接地電位に接続される。、Ｎチャネル
ＭＯＳトランジスタ１９のゲートは第１の記憶ノードＮ
１に接続され、ドレインは第２の記憶ノードＮ２に接続
され、ソースは接地される。
ＡＭ２０はＮチャネルデプレッション型ＭＯ８）ランジ
スタ２６，２７とＮチャネルエンハンスト型ＭＯ３）ラ
ンジスタ１８．１９とから構成される゛。Ｎチャネルデ
プレッション型ＭＯＳトランジスタ２６のドレインには
第１の基準電位として電源電圧が与えられ、ゲートとソ
ースは第１の記憶ノードＮ１に接続される。Ｎチャネル
デプレッション型ＭＯＳトランジスタ２７のドレインに
は電源電圧が与えられ、ゲートとソースは第２の記憶ノ
ードＮ２に接続される。ＮチャネルＭＯＳトランジスタ
１８のゲートは第２の記憶ノードＮ２に接続され、ドレ
インは第１の記憶ノードＮ１に接続され、ソースは第２
の基準電位である接地電位に接続される。、Ｎチャネル
ＭＯＳトランジスタ１９のゲートは第１の記憶ノードＮ
１に接続され、ドレインは第２の記憶ノードＮ２に接続
され、ソースは接地される。
さらに、ＮチャネルＭＯＳトランジスタ１２ないし１５
が設けられていて、ＮチャネルＭＯＳトランジスタ１２
のゲートはワード線Ｗに接続され、ドレインはビット線
ＢＬに接続され、ソースは第１の記憶ノードＮ１に接続
される。ＮチャネルＭＯＳトランジスタ１３のゲートは
ワード線Ｗに接続され、ドレインはビット線ＢＬに接続
され、ソースは第２の記憶ノードＮ２に接続される。Ｎ
チャネルＭＯＳトランジスタ１４のゲートは第１の記憶
ノードＮ１に接続され、ドレインはビット線ＢＬに接続
され、ソースは一致検出線Ｍに接続される。Ｎチャネル
ＭＯＳ）ランジスタ１５のゲートは第２の記憶ノードＮ
２に接続され、ドレインはビット線ＢＬに接続され、ソ
ースは一致検出線Ｍに接続される。
が設けられていて、ＮチャネルＭＯＳトランジスタ１２
のゲートはワード線Ｗに接続され、ドレインはビット線
ＢＬに接続され、ソースは第１の記憶ノードＮ１に接続
される。ＮチャネルＭＯＳトランジスタ１３のゲートは
ワード線Ｗに接続され、ドレインはビット線ＢＬに接続
され、ソースは第２の記憶ノードＮ２に接続される。Ｎ
チャネルＭＯＳトランジスタ１４のゲートは第１の記憶
ノードＮ１に接続され、ドレインはビット線ＢＬに接続
され、ソースは一致検出線Ｍに接続される。Ｎチャネル
ＭＯＳ）ランジスタ１５のゲートは第２の記憶ノードＮ
２に接続され、ドレインはビット線ＢＬに接続され、ソ
ースは一致検出線Ｍに接続される。
ＥＥＰＲＯＭ２３はＮチャネルＭＯＳトランジスタ２１
．２４とメモリトランジスタ２２とによって構成される
。ＮチャネルＭＯＳ）ランジスタ２１のゲートにはクロ
ック信号ＣＬＫが与えられ、ソースは第２の記憶ノード
Ｎ２に接続され、ドレインはメモリトランジスタ２２の
ソースに接続される。メモリトランジスタ２２のゲート
にはプログラム信号ＰＲＯが与えられ、ドレインはＮチ
ャネルＭＯＳ）ランジスタ２４のソースに接続される。
．２４とメモリトランジスタ２２とによって構成される
。ＮチャネルＭＯＳ）ランジスタ２１のゲートにはクロ
ック信号ＣＬＫが与えられ、ソースは第２の記憶ノード
Ｎ２に接続され、ドレインはメモリトランジスタ２２の
ソースに接続される。メモリトランジスタ２２のゲート
にはプログラム信号ＰＲＯが与えられ、ドレインはＮチ
ャネルＭＯＳ）ランジスタ２４のソースに接続される。
ＮチャネルＭＯＳ）ランジスタ２４のドレインとゲート
にはクリア信号ＣＬＲが与えられる。
にはクリア信号ＣＬＲが与えられる。
次に、第３図に示した実施例の具体的な動作について説
明する。まず、データ転送する場合には、クロック信号
ＣＬＫが′Ｌ“レベルとなり、プログラム信号ＰＲＯが
“Ｌ”レベルに設定され、クリア信号ＣＬＲとして高電
圧パルスがＮチャネルＭＯＳトランジスタ２４のドレイ
ンとゲートとに与えられ、ＥＥＦＲＯＭ２３に記憶され
ているデータの消去が行なわれる。すなわち、ＥＥＰＲ
ＯＭ２３のメモリトランジスタ２２のフローティングゲ
ートに蓄積されていた電子が引き抜かれ、しきい値が低
くなる。
明する。まず、データ転送する場合には、クロック信号
ＣＬＫが′Ｌ“レベルとなり、プログラム信号ＰＲＯが
“Ｌ”レベルに設定され、クリア信号ＣＬＲとして高電
圧パルスがＮチャネルＭＯＳトランジスタ２４のドレイ
ンとゲートとに与えられ、ＥＥＦＲＯＭ２３に記憶され
ているデータの消去が行なわれる。すなわち、ＥＥＰＲ
ＯＭ２３のメモリトランジスタ２２のフローティングゲ
ートに蓄積されていた電子が引き抜かれ、しきい値が低
くなる。
次に、クロック信号ＣＬＫが“Ｈ”レベルに設定され、
クリア信号ＣＬＲが“Ｌ”レベルに設定され、メモリト
ランジスタ２２のゲートにプログラム信号ＰＲＯとして
高電圧パルスが与えられる。
クリア信号ＣＬＲが“Ｌ”レベルに設定され、メモリト
ランジスタ２２のゲートにプログラム信号ＰＲＯとして
高電圧パルスが与えられる。
もし、スタティックＲＡＭ２０に“１”が記憶されてい
れば、第１の記憶ノードＮ１が“Ｈ°レベルとなり、第
２の記憶ノードＮ２は“Ｌ”レベルであるため、メモリ
トランジスタ２２のドレインが接地電位となり、フロー
ティングゲートへの電子の注入が行なわれる。
れば、第１の記憶ノードＮ１が“Ｈ°レベルとなり、第
２の記憶ノードＮ２は“Ｌ”レベルであるため、メモリ
トランジスタ２２のドレインが接地電位となり、フロー
ティングゲートへの電子の注入が行なわれる。
もし、スタティックＲＡＭ２０に“Ｏｍが記憶されてい
て、第１の記憶ノードＮ１が“Ｌ″レベルあり、第２の
記憶ノードＮ２が“Ｈ”レベルであれば、メモリトラン
ジスタ２２のドレインの電圧は高いままであるため、フ
ローティングゲートへの電子の注入が起こらない。すな
わち、メモリトランジスタ２２のゲートとドレインの電
位差が小さいため、フローティングゲートに蓄積され・
ている電荷に変化が生じない。このようにして、スタテ
ィックＲＡＭ２０からＥＥＰＲＯＭ２３へのデータの転
送が行なわれる。
て、第１の記憶ノードＮ１が“Ｌ″レベルあり、第２の
記憶ノードＮ２が“Ｈ”レベルであれば、メモリトラン
ジスタ２２のドレインの電圧は高いままであるため、フ
ローティングゲートへの電子の注入が起こらない。すな
わち、メモリトランジスタ２２のゲートとドレインの電
位差が小さいため、フローティングゲートに蓄積され・
ている電荷に変化が生じない。このようにして、スタテ
ィックＲＡＭ２０からＥＥＰＲＯＭ２３へのデータの転
送が行なわれる。
次に、ＥＥＦＲＯＭ２３からスタティックＲＡＭ２０へ
のデータ転送は、クロック信号ＣＬＫ。
のデータ転送は、クロック信号ＣＬＫ。
プログラム信号ＰＲＯおよびクリア信号ＣＬＲが“Ｈ″
レベル設定され、ＮＶＲＡＭ１１に供給される電源をＯ
Ｖから徐々に上げることによって行なわれる。このとき
、ＥＥＰＲＯＭ２３のしきい値が低い状態であれば、第
２の記憶ノードＮ２が充電され、スタティックＲＡＭ２
０には“０”がセットされる。一方、ＥＥＦＲＯＭ２３
のしきい値が高い状態であれば、第１の記憶ノードＮ１
が充電されて“Ｈ”レベルとなり、“１”がセットされ
るようにスタティックＲＡＭ２０が構成されている。
レベル設定され、ＮＶＲＡＭ１１に供給される電源をＯ
Ｖから徐々に上げることによって行なわれる。このとき
、ＥＥＰＲＯＭ２３のしきい値が低い状態であれば、第
２の記憶ノードＮ２が充電され、スタティックＲＡＭ２
０には“０”がセットされる。一方、ＥＥＦＲＯＭ２３
のしきい値が高い状態であれば、第１の記憶ノードＮ１
が充電されて“Ｈ”レベルとなり、“１”がセットされ
るようにスタティックＲＡＭ２０が構成されている。
第４図はこの発明の他の実施例の電気回路図である。こ
の第４図に示した実施例は、スタティックＲＡＭ２０と
ＥＥＰＲＯＭ２３は前述の第３図の実施例と同様にして
構成される。そして、第１の記憶ノードＮ１にはＭＯＳ
トランジスタ１７のゲートが接続され、ＭＯＳトランジ
スタ１７のドレインは一致検出線Ｍに接続され、ドレイ
ンはＭＯＳトランジスタ１５のソースに接続される。こ
のＭＯＳトランジスタ１５のゲートはビット線ＢＬに接
続され、ドレインは接地される。また、第２の記憶ノー
ドＮ２にはＭＯＳ）ランジスタ１６のゲートが接続され
、ＭＯＳトランジスタ１６のソースは一致検出線Ｍに接
続され、ドレインはＭＯＳトランジスタ１４のソースに
接続される。ＭＯＳトランジスタ１４のゲートはビット
線ＢＬに接続され、ソースは接地される。
の第４図に示した実施例は、スタティックＲＡＭ２０と
ＥＥＰＲＯＭ２３は前述の第３図の実施例と同様にして
構成される。そして、第１の記憶ノードＮ１にはＭＯＳ
トランジスタ１７のゲートが接続され、ＭＯＳトランジ
スタ１７のドレインは一致検出線Ｍに接続され、ドレイ
ンはＭＯＳトランジスタ１５のソースに接続される。こ
のＭＯＳトランジスタ１５のゲートはビット線ＢＬに接
続され、ドレインは接地される。また、第２の記憶ノー
ドＮ２にはＭＯＳ）ランジスタ１６のゲートが接続され
、ＭＯＳトランジスタ１６のソースは一致検出線Ｍに接
続され、ドレインはＭＯＳトランジスタ１４のソースに
接続される。ＭＯＳトランジスタ１４のゲートはビット
線ＢＬに接続され、ソースは接地される。
このように不揮発性ＣＡＭを構成することによって、前
述の第３図に示した実施例と同様にして、通常のデータ
の記憶はスタティックＲＡＭ２０で行ない、不揮発な記
憶が必要なときには、スタティックＲＡＭ２０に記憶さ
れたデータをＥＥＰＲＯＭ２３に転送させることができ
る。 ′第５図はこの発明のその他の実施例を示す
電気回路図である。この実施例は検索しようとするデー
タを与えるためのセンサ線Ｓ、Ｓを新たに設けたもので
ある。そして、第１の記憶ノードＮ１にはＭＯＳ）ラン
ジスタ１４のゲートが接続され、ドレインにはセンサ線
Ｓが接続される。ＭＯＳトランジスタ１４のソースはＭ
ＯＳ）ランジスタ２５のゲートに接続される。第２の記
憶ノードＮ２にはＭＯＳトランジスタ１５のゲートが接
続され、ドレインにはセンサ線Ｓが接続され、ソースは
ＭＯＳトランジスタ２５のゲートに接続される。ＭＯＳ
トランジスタ２５のドレインは一致検出線Ｍに接続され
、ソースは接地される。
述の第３図に示した実施例と同様にして、通常のデータ
の記憶はスタティックＲＡＭ２０で行ない、不揮発な記
憶が必要なときには、スタティックＲＡＭ２０に記憶さ
れたデータをＥＥＰＲＯＭ２３に転送させることができ
る。 ′第５図はこの発明のその他の実施例を示す
電気回路図である。この実施例は検索しようとするデー
タを与えるためのセンサ線Ｓ、Ｓを新たに設けたもので
ある。そして、第１の記憶ノードＮ１にはＭＯＳ）ラン
ジスタ１４のゲートが接続され、ドレインにはセンサ線
Ｓが接続される。ＭＯＳトランジスタ１４のソースはＭ
ＯＳ）ランジスタ２５のゲートに接続される。第２の記
憶ノードＮ２にはＭＯＳトランジスタ１５のゲートが接
続され、ドレインにはセンサ線Ｓが接続され、ソースは
ＭＯＳトランジスタ２５のゲートに接続される。ＭＯＳ
トランジスタ２５のドレインは一致検出線Ｍに接続され
、ソースは接地される。
この実施例においてデータを検索するときには、ワード
Ｈｗが“Ｌ”レベルに設定され、一致検出線Ｍが“Ｈ”
レベルにプリチャージされ、センサ線百に検索データの
反転信号が与えられ、検索線Ｓに検索信号を与えること
によって行なわれる。
Ｈｗが“Ｌ”レベルに設定され、一致検出線Ｍが“Ｈ”
レベルにプリチャージされ、センサ線百に検索データの
反転信号が与えられ、検索線Ｓに検索信号を与えること
によって行なわれる。
たとえば、“１”を検索したい場合には、センサ線Ｓが
′Ｌ２レベルに設定され、センサ線Ｓが“Ｈ″レベル設
定される。スタティックＲＡＭ２０に“１″が記憶され
ていて第１の記憶ノードＮ１が“Ｈ”レベルになってお
り、第２の記憶ノードＮ２が“Ｌ”レベルになっていれ
ば、ＭＯＳトランジスタ１４が導通し、ＭＯＳトランジ
スタ２５のゲート電位が″Ｌ２レベルとなり、ＭＯＳト
ランジスタ２５は非導通となるので、一致検出線Ｍは・
Ｈ”レベルを保つ。もし、スタティックＲＡＭ２０に“
０”が記憶されていて、第１の記憶ノードＮ１が“Ｌ”
レベルになっており、第２の記憶ノードＮ２が′Ｈ″レ
ベルになっていれば、ＭＯＳトランジスタ１５および２
５が導通し、一致検出線Ｍが接地電位となる。
′Ｌ２レベルに設定され、センサ線Ｓが“Ｈ″レベル設
定される。スタティックＲＡＭ２０に“１″が記憶され
ていて第１の記憶ノードＮ１が“Ｈ”レベルになってお
り、第２の記憶ノードＮ２が“Ｌ”レベルになっていれ
ば、ＭＯＳトランジスタ１４が導通し、ＭＯＳトランジ
スタ２５のゲート電位が″Ｌ２レベルとなり、ＭＯＳト
ランジスタ２５は非導通となるので、一致検出線Ｍは・
Ｈ”レベルを保つ。もし、スタティックＲＡＭ２０に“
０”が記憶されていて、第１の記憶ノードＮ１が“Ｌ”
レベルになっており、第２の記憶ノードＮ２が′Ｈ″レ
ベルになっていれば、ＭＯＳトランジスタ１５および２
５が導通し、一致検出線Ｍが接地電位となる。
［発明の効果コ
以上のように、この発明によれば、メモリセルを不揮発
性メモリで構成したことによって、電源が遮断されても
データが消去されるおそれがなくなる。
性メモリで構成したことによって、電源が遮断されても
データが消去されるおそれがなくなる。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。第２図はこの発明の他の実施例の構成を示すブロ
ック図である。第３図は第１図に示した不揮発性ＣＡＭ
の具体的な電気回路図である。第４図はこの発明の他の
実施例の電気回路図である。第５図はこの発明のその他
の実施例を示す電気回路図である。第６図は従来のＣＡ
Ｍの構成を示す電気回路図である。 図ニオイテ、１１＋ｉＮＶＲＡＭ、１２ないし１７．２
１．２４．２５はＮチャネルＭＯＳトランジスタ、１８
．１９はＮチャネルエンハンスト型ＭＯＳトランジスタ
、２０はスタティックＲＡＭ。 ２２はメモリトランジスタ、２３はＥＥＰＲＯＭ。 ２６．２７はＮチャネルデプレッション型ＭＯＳトラン
ジスタを示す。
ある。第２図はこの発明の他の実施例の構成を示すブロ
ック図である。第３図は第１図に示した不揮発性ＣＡＭ
の具体的な電気回路図である。第４図はこの発明の他の
実施例の電気回路図である。第５図はこの発明のその他
の実施例を示す電気回路図である。第６図は従来のＣＡ
Ｍの構成を示す電気回路図である。 図ニオイテ、１１＋ｉＮＶＲＡＭ、１２ないし１７．２
１．２４．２５はＮチャネルＭＯＳトランジスタ、１８
．１９はＮチャネルエンハンスト型ＭＯＳトランジスタ
、２０はスタティックＲＡＭ。 ２２はメモリトランジスタ、２３はＥＥＰＲＯＭ。 ２６．２７はＮチャネルデプレッション型ＭＯＳトラン
ジスタを示す。
Claims (1)
- 【特許請求の範囲】 行および列からなるマトリクス状に配列され、それぞ
れが第１および第２の記憶ノードを有し、情報を記憶す
るための複数のメモリセルと、それぞれが前記列方向に
整列するメモリセルを選択するための複数のワード線と
、前記列方向に整列するメモリセルに接続される複数の
ビット線対と、前記ビット線対の情報と前記メモリセル
に記憶されている情報とが一致しているとき、一致信号
を出力する一致検出線とを備えた不揮発性ＣＡＭであっ
て、 ゲートと第１および第２の導通端子を含み、前記ゲート
は前記メモリセルの第１の記憶ノードに接続され、前記
第１の導通端子は前記ビット線対の一方に接続され、前
記第２の導通端子は前記一致検出線に接続された第１の
ＭＯＳトランジスタ、および ゲートと第１および第２の導通端子を含み、前記ゲート
は前記メモリセルの第２の記憶ノードに接続され、前記
第１の導通端子は前記ビット線対の他方に接続され、前
記第２の導通端子は前記一致検出線に接続された第２の
ＭＯＳトランジスタを含み、 前記メモリセルは不揮発性メモリによって構成される、
不揮発性ＣＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP902588A JPH0743946B2 (ja) | 1988-01-18 | 1988-01-18 | 不揮発性ｃａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP902588A JPH0743946B2 (ja) | 1988-01-18 | 1988-01-18 | 不揮発性ｃａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184790A true JPH01184790A (ja) | 1989-07-24 |
| JPH0743946B2 JPH0743946B2 (ja) | 1995-05-15 |
Family
ID=11709117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP902588A Expired - Lifetime JPH0743946B2 (ja) | 1988-01-18 | 1988-01-18 | 不揮発性ｃａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743946B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347483A (en) * | 1992-03-06 | 1994-09-13 | Sharp Kabushiki Kaisha | Non-volatile associative memory with low transistor count |
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
| EP1526547A1 (en) * | 2003-10-22 | 2005-04-27 | STMicroelectronics S.r.l. | A content addressable memory cell |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05281085A (ja) * | 1992-03-31 | 1993-10-29 | Michio Nishioka | 非流線形物体の擬似流線形化装置 |
-
1988
- 1988-01-18 JP JP902588A patent/JPH0743946B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347483A (en) * | 1992-03-06 | 1994-09-13 | Sharp Kabushiki Kaisha | Non-volatile associative memory with low transistor count |
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
| EP1526547A1 (en) * | 2003-10-22 | 2005-04-27 | STMicroelectronics S.r.l. | A content addressable memory cell |
| US7227765B2 (en) | 2003-10-22 | 2007-06-05 | Stmicroelectronics S.R.L. | Content addressable memory cell |
| EP2261928A3 (en) * | 2003-10-22 | 2011-04-20 | STMicroelectronics S.r.l. | A content addressable memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743946B2 (ja) | 1995-05-15 |
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