JPH0743948B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果型トランジスタ、特に情報に応じ
て閾値電圧を変化させ長時間情報を保持し得る、いわゆ
る不揮発性メモリトランジスタを使用した半導体記憶装
置に関するものであり、特に情報の書き込みを行う際に
ゲートにかかるストレスの低減を図ったものに関する。

〔従来の技術〕

従来、この種の半導体記憶装置の行（ワードライン）選
択の回路は第２図に示すような構成をとっている。図に
おいて、１はメモリセルアレイ、２はメモリセルアレイ
の全ての行の中から数本の行を選択するデコーダで、こ
の例では４本の行を選択するようになっている。3,4は
行選択用のトランジスタ、５〜８はメモリのワードライ
ン、C0〜C3,▲▼〜▲▼は行選択用のトランジ
スタ3,4に印加される信号、9,10はアドレスバッファか
らの信号、12はアドレスバッファからの信号に応じて信
号C0〜C3,▲▼〜▲▼を出力するプリデコーダ
である。なおこのプリデコーダは２入力AND121、一方の
入力が負論理の２入力AND122,123、２入力が負論理のAN
D124及びインバータ125〜132により構成されている。

次にメモリアレイ内でのトランジスタの接続状態を第３
図に示す。図において、第２図と同一の部分には、同一
の記号を付している。T1,T2は同一行のメモリトランジ
スタ、13,14はそのコントロールゲート、15,16はフロー
ティングゲート、17,18はソース電極、19,20はドレイン
電極、21,22はドレインラインを示す。トランジスタT1
のゲート13は共通のワードライン５によりトランジスタ
T2のゲート14と電気的に接続されており、同様に、同一
行上にあるメモリトランジスタのゲートは、共通のワー
ドラインによってすべて電気的に接続されている。

次に動作について説明する。メモリセルアレイ１におけ
るアドレス信号によって選択されるメモリトランジスタ
にデータの書き込みを行なう場合について説明する。な
お、この装置において、メモリトランジスタに書き込み
を行なうとは、そのメモリトランジスタのフローティン
グゲートに電子を注入することを言い、注入された後の
記憶内容を“0"と定義し、メモリトランジスタのフロー
ティングゲートから電子を引き抜くことを消去と言い、
引き抜かれた後の記憶内容を“1"と定義する。また、メ
モリトランジスタに書き込みを行なう前には、メモリト
ランジスタのフローティングゲートには電子が蓄積され
ていない状態、つまり記憶内容が“1"と定義されている
ものである。まず、デコーダ２によって全てのワードラ
インの中からワードライン５〜８を選択する。一方、プ
リデコーダ12がアドレスバッファの中からの信号9,10を
受け、C0〜C3,▲▼〜▲▼の信号を行選択のト
ランジスタ3,4へ送り、これによりトランジスタ３がオ
ンしかつトランジスタ４がオフするワードラインのみが
選ばれる。この場合、選択されるメモリトランジスタ
は、メモリセルアレイ１におけるブロック分割された８
つのブロックD0〜D7のおのおののブロックから１つず
つ、計８つである。そして、選択される８つのメモリト
ランジスタは同じワードラインに接続されており、この
ワードラインは上述したように、デコーダ2,プリデコー
ダ12および行選択用のトランジスタ3,4によって選択さ
れて高電圧が印加されることになる。この時、選択され
るメモリトランジスタが接続されていないワードライン
は高電圧より低い所定電圧にされている。

一方、選択される８つのメモリトランジスタのドレイン
は、図示しない列選択用のデコーダによって選択される
ドレインラインを介して高電圧が印加される。

このように、選択されるメモリトランジスタのゲートと
ドレインの両方に高電圧が加えられることにより、メモ
リトランジスタのフローティングゲートに電子が注入さ
れ、メモリトランジスタにデータの書き込み（記憶内容
“0"）が行なわれる。

このとき選択されるメモリトランジスタのゲートが接続
されたワードラインに接続された非選択のメモリトラン
ジスタのゲートにも高電圧が印加されることになるが、
非選択のメモリトランジスタのドレインが接続されたド
レインラインには高電圧が印加されないため、非選択の
メモリトランジスタには、書き込み、つまり、フローテ
ィングゲートへの電子の注入が行なわれない。

従って、選択されるメモリトランジスタと同一行にある
非選択のメモリトランジスタのゲートには、いわゆるス
トレス電圧が加わることになり、このストレス電圧が何
度が加わることにより、その非選択のメモリトランジス
タが既にデータの書き込み、つまり、フローティングゲ
ートへの電子の注入が行なわれている場合、ゲート引き
抜きが起こる可能性がある。

ここで、ゲート引き抜きについて説明する。第３図にお
いて、メモリトランジスタT1が選択され、このメモリト
ランジスタT1に書き込みを行なう場合、非選択のメモリ
トランジスタT2が既に書き込んであったとする。このメ
モリトランジスタT1に書き込みを行なうためにワードラ
イン５には高電圧が加えられるので、メモリトランジス
タT2のゲート14にはストレス電圧が加わる。即ち、メモ
リトランジスタT2は既に書き込んであるので、そのフロ
ーティングゲート16には電子が注入されているが、その
電子はゲート14に加えられた高電圧による強力な電界に
よってゲート14の方へ引かれて失なわれる可能性があ
る。これをゲート引き抜きと呼ぶ。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は以上のように構成されており、
書き込みを行う際、目標とするメモリトランジスタと同
一行上にある他のメモリトランジスタ全てのゲートにス
トレス電圧が印加される。従って１つの行に例えば32個
のメモリトランジスタが並んでおり、これら32個のメモ
リトランジスタの全てに書き込みを行う際に、目標とす
るメモリトランジスタと同一行上にある他のメモリトラ
ンジスタには最大（32−１）＝31回ものストレス電圧が
加わることになり、それだけゲート引き抜きを起こす可
能性も高いという欠点があった。

この発明は、上記のような問題点を軽減するためになさ
れたもので、目標とするメモリトランジスタと同一行上
にある他のメモリトランジスタの全てのゲートにストレ
ス電圧が印加される回数を大幅に軽減し、ゲート引き抜
きを起こしにくい半導体記憶装置を提供することを目的
としている。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、コントロールゲート
およびフローティングゲートを有し、このコントロール
ゲートに電子が蓄積されているか否かによって“0"か
“1"かの情報を記憶し、データ書き込み前に“1"とされ
る不揮発性メモリトランジスタが複数行・複数列のマト
リクス状に配設された複数のメモリセルアレイと、これ
ら複数のメモリセルアレイに対応して設けられ、それぞ
れが、対応したメモリセルアレイの対応した行に配設さ
れた複数のメモリトランジスタのコントロールゲートと
接続される複数のワードラインを有した複数のワードラ
イン群と、上記複数のメモリセルアレイに対応して設け
られ、それぞれが、対応したメモリセルアレイの複数の
メモリセルトランジスタに対しての書き込みデータを受
け、これらの書き込みデータ全てが“1"であると非選択
信号を出力し、それ以外の時に選択信号を出力する複数
の制御信号出力回路と、アドレス信号および上記複数の
制御信号出力回路からの出力を受け、非選択信号を出力
している制御信号出力回路に対応したワードライン群に
おける入力されたアドレス信号にて選択されるワードラ
インに、入力されたアドレス信号にて選択されないワー
ドラインと同じレベルの電位を印加するとともに、選択
信号を出力している制御信号出力回路に対応したワード
ライン群における入力されたアドレス信号にて選択され
るワードラインに、“0"を書き込むための電位を印加す
るワードライン選択デコーダとを設けるようにしたもの
である。

〔作用〕

この発明においては、上述のように、不揮発性メモリト
ランジスタが複数行・複数列のマトリクス状に配設され
たメモリセルアレイが複数のメモリセルアレイに分割さ
れており、この分割されたメモリセルアレイに書き込む
べきデータが全て“0"である場合には、そのメモリセル
アレイにおけるワードラインは非選択のメモリセルアレ
イのワードラインと同じレベルが加わるから、メモリセ
ルアレイのメモリトランジスタの全てに書き込みを行う
際に、選択するメモリトランジスタが接続された分割メ
モリセルアレイのワードラインだけに高電圧がかかり、
ストレス電圧のかかる回数が大幅に減少し、ゲート引き
抜きを起こりにくくする。

〔実施例〕

以下、この発明の一実施例であるEPROMを図に基づいて
説明する。ここで、EPROMのメモリトランジスタに書き
込みを行なうとは、そのメモリトランジスタのフローテ
ィングゲートに電子を注入することを言い、この注入後
の記憶内容を“0"と定義する。また、メモリトランジス
タのフローティングゲートから電子を引き抜くことを消
去と言い、この消去後の記憶内容を“1"と定義してい
る。また、メモリトランジスタに書き込みを行なう前に
は、メモリトランジスタのフローティングゲートには電
子は蓄積されていない状態、つまりその記憶内容が“1"
とされているものである。

第１図は本発明の一実施例による半導体記憶装置を示
し、図において、1a,1bはそれぞれ分割されたメモリセ
ルアレイであり、そのそれぞれはコントロールゲートお
よびフローティングゲートを有し、このコントロールゲ
ートに電子が蓄積されているか否かによって“0"か“1"
この情報を記憶し、データ書き込み前に“1"とされる不
揮発性メモリトランジスタが複数行・複数列のマトリク
ス状に配設されているものである。２はメモリセルアレ
イの全てのワードラインの中から４本を選び出すデコー
ダ、3,4は選んだワードラインの中からさらに特定の１
本のワードラインのみを選択する行選択用のトランジス
タ、5a〜8a,5b〜8bはそれぞれ分割されたワードライン
で、ワードライン5a〜8aはメモリセルアレイ1aに対応し
て設けられ、このメモリセルアレイ1aの対応した行に配
設された複数のメモリトランジスタのコントロールゲー
トと接続されるワードライン群を構成し、ワードライン
5b〜8bはメモリセルアレイ1bに対応して設けられ、この
メモリセルアレイ1bの対応した行に配設された複数のメ
モリトランジスタのコントロールゲートと接続されるワ
ードライン群を構成しているものである。9,10はアドレ
スバッファからの信号、D0〜D7は書込みデータで、書込
みデータD0〜D3はメモリセルアレイ1aにおけるブロック
分割された４つのブロックD0〜D3の各々のブロックに対
して選択される１つのメモリトランジスタに書き込むた
めのデータであり、書込みデータD4〜D7はメモリセルア
レイ1bにおけるブロック分割された４つのブロックD4〜
D7の各々のブロックに対して選択される１つのメモリト
ランジスタに書き込むためのデータである。11は書き込
みデータD0〜D3,D4〜D7の信号のNANDをとることによ
り、メモリトランジスタが書き込みを必要とする分割メ
モリセルアレイの分割ワードラインには通常の選択ワー
ドラインと同じレベルを加えて書き込み、メモリトラン
ジスタが書き込みを必要としない分割メモリセルアレイ
の分割ワードラインには非選択の分割ワードラインと同
じレベルにするようプリデコーダを制御しメモリトラン
ジスタにかかる電圧を軽減する４入力NAND（ストレス軽
減回路）で、この４入力NAND11aはメモリセルアレイ1a
に対応して設けられ、メモリセルアレイ1aの４つのブロ
ックD0〜D3における各ブロック１つの選択されるメモリ
トランジスタ、計４つの選択されるメモリトランジスタ
に対しての書き込みデータD0〜D3を受け、これら書き込
みデータD0〜D3全てが“1"であると非選択信号を出力
し、それ以外の時に選択信号を出力する制御信号出力回
路を構成し、４入力NAND11bはメモリセルアレイ1bに対
応して設けられ、メモリセルアレイ1bの４つのブロック
D4〜D7における各ブロック１つの選択されるメモリトラ
ンジスタ、計４つの選択されるメモリトランジスタに対
しての書き込みデータD4〜D7を受け、これら書き込みデ
ータD4〜D7全てが“1"であると非選択信号を出力し、そ
れ以外の時に選択信号を出力する制御信号出力回路を構
成している。12a,12bはアドレスバッファからの信号9,1
0及び回路11の信号を受けて行選択のトランジスタ3,4へ
送る信号Ｃ0L〜Ｃ3L，▲▼〜▲▼,C0R〜Ｃ
3R，▲▼〜▲▼を発生させるプリデコーダ
である。なお、該プリデコーダにおいて、133は３入力A
ND、134,135は１入力が負論理の３入力AND、136は２入
力が負論理の３入力ANDである。なお、デコーダ2,プリ
デコーダ12a,12bおよび行選択用のトランジスタ3a,3b,4
a,4bによってアドレス信号および上記制御信号出力回路
11a,11bからの出力を受け、非選択出力信号を出力して
いる制御信号出力回路に対応したワードライン群におけ
る入力されたアドレス信号にて選択されるワードライン
に、入力されたアドレス信号にて選択されないワードラ
インと同じレベルの電位を印加するとともに、選択信号
を出力している制御信号出力回路に対応したワードライ
ン群における入力されたアドレス信号にて選択されるワ
ードラインに“0"を書き込むための電位である高電圧を
印加するワードライン選択デコーダを構成しているもの
である。

また、第４図に上記実施例回路を組み込んだEPROMの回
路構成を示す。図において、22は行デコーダ、23は列デ
コーダ、24は行アドレス入力バッファ、25は列アドレス
入力バッファ、26はセンスアンプ、27は入力バッファ、
28は出力バッファである。この第４図の行デコーダ22は
第１図のデコーダ２およびトランジスタ3,4を含んでい
る。また第４図のプリデコーダ12は第１図の回路12a,12
bに相当する。

ここでEPROMが例えば128kのものの場合は、縦512本のワ
ードラインの中から１本を選択するのであるが、その方
法は、まずデコーダ２によって512本の中から４本のワ
ードラインを選択し、そして回路12の信号から４本の中
の１本を選択するようになっている。即ち、回路12だけ
で512本のワードラインから１本を直接選択することは
できないものである。

またEPROMのメモリセルアレイは第１図，第２図に示す
ようにD0〜D7の８つのブロックに分かれているが、書き
込みをする際は各ブロックについて１つ、合計８つのメ
モリトランジスタについて同時に書き込みが行なわれる
ものである。

なお、D0〜D7は書き込みを行なう際に第４図のデータ入
出力端子から入力される“0"（ロウ）また“1"（ハイ）
の８つのデータ信号のことであり、第４図に示したスト
レス軽減回路とは、第１図に示す。D0〜D3,D4〜D7の信
号のNANDをとる回路11a,11bのことである。

次に第１図を用いて動作について説明する。メモリセル
アレイ1aおよび1bにおけるアドレス信号によって選択さ
れるメモリトランジスタにデータの書き込みを行なう場
合について説明する。この実施例のものはEPROMを対象
としているため、メモリトラジスタに書き込みを行なう
初期状態には、メモリトランジスタのフローティングゲ
ートには電子が蓄積されていない状態、つまり、記憶内
容が“1"とされているものである。まず、デコーダ２に
よって全てのワードラインの中からワードライン５〜８
を選択する。一方、プリデコーダ12がアドレスバッファ
からの信号を受け、Ｃ0L〜Ｃ3L，▲▼〜▲
▼,C0R〜Ｃ3R，▲▼〜▲▼の信号を行選択
のトランジスタ3,4へ送り、ワードライン５〜８のうち
の１本を選択するのであるが、ここで、もし、書き込み
データD0〜D3がすべて“1"、つまり、書き込みを行なう
前（初期状態）の記憶内容と同じであれば、プリデコー
ダ12aはNAND回路（ストレス軽減回路）11aの信号とアド
レスバッファ9,10の信号からメモリセルアレイ1aのワー
ドライン5a〜8aのいずれにも入力されたアドレス信号に
て選択されないワードラインと同じレベルの電位を印加
する、つまり、いずれのワードライン5a〜8aも選択され
なかったのと同様にされる。即ち、メモリセルアレイ1a
に書き込みを行うべき、アドレス信号によって選択され
た４つのメモリトランジスタへの書き込みデータがすべ
て“1"、つまり、メモリトランジスタのフローティング
ゲートに電子の注入を必要としない場合、メモリセルア
レイ1aに対応したワードライン群におけるワードライン
は、非選択と同じレベルとされ、高電圧がかからないよ
うになっている。一方、メモリセルアレイ1bも書き込み
データD4〜D7が全て“1"のとき、同様の処理をとるよう
になっている。

このように、本実施例においては、従来書き込みデータ
の内容にかかわらず、選択するメモリトランジスタが接
続されたワードラインに接続された全てのメモリトラン
ジスタのゲートに高電圧がかかっていたものが、メモリ
セルアレイが２つに分割されており、この分割されたメ
モリセルアレイの一方であって、選択するメモリトラン
ジスタの書き込みデータが“0"であるメモリトランジス
タが接続されたメモリセルアレイのワードラインだけに
高電圧をかけるようにしたので、ストレス電圧のかかる
回数が大幅に減少し、ゲート引き抜きが起こりにくくな
るという効果がある。

例えば、書き込みデータD0〜D7が1,1,1,1,1,0,0,1であ
るとする。すると、書き込みデータD0〜D3はすべて“1"
であるため、ワードライン5a〜8aには高電圧が印加され
ず、ワードライン5b〜8bの１本だけ高電圧が印加される
ことになる。つまり、メモリセルアレイ1aにおけるメモ
リトランジスタには全く高電圧が加わらないため、従来
のものに比べて半分のメモリトランジスタにはストレス
電圧が加わらないことになる。例えば、上記の例示した
128kのものにあっては１行当たり256個のメモリトラン
ジスタがあり、従来例のものは１つのワードラインに対
して256個のメモリトランジスタが接続されているた
め、少なくとも選択された８個を除く248個にストレス
電圧が加わるのに対し、本実施例にあっては、メモリセ
ルアレイを２つにしているため、１本のワードラインに
は128個のメモリトランジスタが接続されていることに
なり、書き込みデータが上記した例示の場合、メモリセ
ルアレイ1aのメモリトランジスタのゲートには電圧が印
加されず、少なくともメモリセルアレイ1bにて選択され
た４個のメモリトランジスタを除いた124個のメモリト
ランジスタに対してストレス電圧が加わるものの、従来
例のものに対し略半減される。逆に書き込みデータD0〜
D7が1,0,0,1,1,1,1,1であるとすると、書き込みデータD
4〜D7はすべて“1"であるため、ワードライン5b〜8bに
は高電圧は印加されず、ワードライン5a〜8aの１本だけ
に高電圧が印加されることになり、メモリセルアレイ1b
におけるメモリトランジスタには全く高電圧が加わらな
くなり、また、書き込みデータD0〜D7が全て“1"であれ
ば、メモリセルアレイ1aおよび1bにおけるメモリトラン
ジスタには全く高電圧が加わらなくなる。

従って、メモリセルアレイ1aおよび1bにおけるすべての
メモリトランジスタにデータを書き込む際に、メモリト
ランジスタに加わるストレス電圧の回数が減少されるも
のである。

なお、上記実施例では、メモリセルアレイを２分割した
場合について説明したが、メモリセルアレイをあまり細
分化しなければ、このような機能を持たせたことによる
回路の複雑化，チップ面積の増大に及ぼす影響は全くな
いといえる。

またメモリセルアレイをさらに細分化することも可能で
あり、原理的には細分化すればするほど、メモリトラン
ジスタのゲートにかかるストレスの回数は減少する。即
ち、２分割の場合は、１語８ビット構成の時、データの
可能性は256通り存在し、そのうちの31通りのデータに
ついてストレスが軽減される効果があるが、さらに、今
後の高速化の為にメモリセルアレイを４分割した場合は
256通りの内の175通りに効果があり、実用上絶大な効果
を期待できる。

また分割したメモリアレイの容量化が１対３などとなる
ように、非対称に分割することももちろん可能である。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれ
ば、コントロールゲートおよびフローティングゲートを
有し、このコントロールゲートに電子が蓄積されている
か否かによって“0"か“1"かの情報を記憶し、データ書
き込み前に“1"とされる不揮発性メモリトランジスタが
複数行・複数列のマトリクス状に配設された複数のメモ
リセルアレイと、これら複数のメモリセルアレイに対応
して設けられ、それぞれが、対応したメモリセルアレイ
の対応した行に配設された複数のメモリトランジスタの
コントロールゲートと接続される複数のワードラインを
有した複数のワードライン群と、上記複数のメモリセル
アレイに対応して設けられ、それぞれが、対応したメモ
リセルアレイの複数のメモリセルトランジスタに対して
の書き込みデータを受け、これら書き込みデータ全てが
“1"であると非選択信号を出力し、それ以外の時に選択
信号を出力する複数の制御信号出力回路と、アドレス信
号および上記複数の制御信号出力回路からの出力を受
け、非選択信号を出力している制御信号出力回路に対応
したワードライン群における入力されたアドレス信号に
て選択されるワードラインに、入力されたアドレス信号
にて選択されないワードラインと同じレベルの電位を印
加するとともに、選択信号を出力している制御信号出力
回路に対応したワードライン群における入力されたアド
レス信号にて選択されるワードラインに、“0"を書き込
むための電位を印加するワードライン選択デコーダとを
設け、複数に分割されたメモリセルアレイに書き込むべ
きデータが全て“0"である場合には、そのメモリセルア
レイにおけるワードラインには非選択のメモリセルアレ
イのワードラインと同じレベルを加えることにより、メ
モリセルアレイのメモリトランジスタの全てに書き込み
を行う際に、選択するメモリトランジスタが接続された
分割メモリセルアレイのワードラインだけに高電圧がか
かり、ストレス電圧のかかる回数が大幅に減少し、ゲー
ト引き抜きを起こりにくくするようにしたので、同一行
に属するワードラインであっても、書き込みを行なおう
とするメモリトランジスタが属するブロックのワードラ
インに対してのみ通常の選択されたワードラインと同じ
レベルを加えることができ、メモリトランジスタのゲー
トにストレス電圧が加わる回数を大幅に低減できるとい
う効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の回
路図、第２図は従来の行選択回路の回路図、第３図はメ
モリセルアレイの行方向の構成を示す図、第４図は第１
図の回路が組み込まれたEPROMのブロック構成図であ
る。 図において、1a,1bは分割メモリセルアレイ、5a〜8aは
分割ワードライン、２はデコーダ、3a,3b,4a,4bはトラ
ンジスタ、12a,12bはプリデコーダ、11a,11bは４入力NA
ND（制御信号出力回路）である。 なお図中同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 外山 毅 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭58−171799（ＪＰ，Ａ) 特開 昭58−118093（ＪＰ，Ａ) 特開 昭59−132495（ＪＰ，Ａ) 特開 昭59−135698（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】コントロールゲートおよびフローティング
   ゲートを有し、このコントロールゲートに電子が蓄積さ
   れているか否かによって“0"か“1"かの情報を記憶し、
   データ書き込み前に“1"とされる不揮発性メモリトラン
   ジスタが複数行・複数列のマトリクス状に配設された複
   数のメモリセルアレイと、 これら複数のメモリセルアレイに対応して設けられ、そ
   れぞれが、対応したメモリセルアレイの対応した行に配
   設された複数のメモリトランジスタのコントロールゲー
   トと接続される複数のワードラインを有した複数のワー
   ドライン群と、 上記複数のメモリセルアレイに対応して設けられ、それ
   ぞれが、対応したメモリセルアレイの複数のメモリセル
   トランジスタに対しての書き込みデータを受け、これら
   書き込みデータ全てが“1"であると非選択信号を出力
   し、それ以外の時に選択信号を出力する複数の制御信号
   出力回路と、アドレス信号および上記複数の制御信号出
   力回路からの出力を受け、非選択信号を出力している制
   御信号出力回路に対応したワードライン群における入力
   されたアドレス信号にて選択されるワードラインに、入
   力されたアドレス信号にて選択されないワードラインと
   同じレベルの電位を印加するとともに、選択信号を出力
   している制御信号出力回路に対応したワードライン群に
   おける入力されたアドレス信号にて選択されるワードラ
   インに、“0"を書き込むための電位を印加するワードラ
   イン選択デコーダとを備えたことを特徴とする半導体記
   憶装置。