JPH0744227B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0744227B2 JPH0744227B2 JP60180951A JP18095185A JPH0744227B2 JP H0744227 B2 JPH0744227 B2 JP H0744227B2 JP 60180951 A JP60180951 A JP 60180951A JP 18095185 A JP18095185 A JP 18095185A JP H0744227 B2 JPH0744227 B2 JP H0744227B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- power supply
- bit
- distance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置に於いて、正規のメモリ・セ
ルが接続されている複数のビット線対と、二対のビット
線対の間にビット線と略平行に延在する電源線とを備え
た正規のメモリ・セル群と、前記正規のメモリ・セルに
欠陥がある場合に前記欠陥がある正規のメモリ・セルを
代替する冗長用メモリ・セルからなる冗長用メモリ・セ
ル群とを有する半導体装置であって、 少なくとも前記正規のメモリ・セル群は、 l1＜l2＜l3 l1:ビット線対を構成する２本のビット線間の距離 l2:ビット線対間の距離 l3:ビット線と電源線間の距離 の関係を維持してなることに依り、半導体記憶装置に大
きなダメージを与える短絡が発生することを予防するよ
うにしたものである。
ルが接続されている複数のビット線対と、二対のビット
線対の間にビット線と略平行に延在する電源線とを備え
た正規のメモリ・セル群と、前記正規のメモリ・セルに
欠陥がある場合に前記欠陥がある正規のメモリ・セルを
代替する冗長用メモリ・セルからなる冗長用メモリ・セ
ル群とを有する半導体装置であって、 少なくとも前記正規のメモリ・セル群は、 l1＜l2＜l3 l1:ビット線対を構成する２本のビット線間の距離 l2:ビット線対間の距離 l3:ビット線と電源線間の距離 の関係を維持してなることに依り、半導体記憶装置に大
きなダメージを与える短絡が発生することを予防するよ
うにしたものである。
本発明は、同じ導電層を利用して平行に形成された複数
のビット線対と複数の電源線とを有する半導体記憶装置
の改良に関する。
のビット線対と複数の電源線とを有する半導体記憶装置
の改良に関する。
第２図は通常の半導体記憶装置を表す要部回路図であ
る。
る。
図に於いて、C00,C01,C10,C11はメモリ・セル、CR0,CR1
は冗長メモリ・セル、BLR,▲▼R,BL0,▲▼0,BL
1,▲▼１はビット線、WL0,WL1はワード線、VCCは正
側電源レベル、VSSは接地側電源レベル、DB及び▲
▼はデータ・バス、BS0,BS1はビット線選択信号、BSRは
冗長ビット線選択信号、Q1及びQ2はメモリ・セルに於け
るドライバ用トランジスタ、Q3及びQ4はトランスファ・
ゲート用トランジスタ、R1及びR2は抵抗、N1,N2,N3,N4
はノード、Ｐは短絡電流をそれぞれ示している。
は冗長メモリ・セル、BLR,▲▼R,BL0,▲▼0,BL
1,▲▼１はビット線、WL0,WL1はワード線、VCCは正
側電源レベル、VSSは接地側電源レベル、DB及び▲
▼はデータ・バス、BS0,BS1はビット線選択信号、BSRは
冗長ビット線選択信号、Q1及びQ2はメモリ・セルに於け
るドライバ用トランジスタ、Q3及びQ4はトランスファ・
ゲート用トランジスタ、R1及びR2は抵抗、N1,N2,N3,N4
はノード、Ｐは短絡電流をそれぞれ示している。
第３図は第２図に見られる半導体記憶装置のレイアウト
を表す要部平面説明図であり、第２図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
を表す要部平面説明図であり、第２図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、CTは電極コンタクト部分を示している。
第２図及び第３図から明らかなように、この半導体記憶
装置は、冗長メモリ・セルCR0,CR1等を備えているの
で、正規のメモリ・セル、例えばメモリ・セルC00に欠
陥がある場合、ビット線選択信号BS0の代わりに冗長ビ
ット線選択信号BSRを用い、ビット線BL0及びBL0に関連
するメモリ・セルをビット線BLR及び▲▼Ｒに関連
する冗長メモリ・セルに代替して半導体記憶装置を救済
することができる。
装置は、冗長メモリ・セルCR0,CR1等を備えているの
で、正規のメモリ・セル、例えばメモリ・セルC00に欠
陥がある場合、ビット線選択信号BS0の代わりに冗長ビ
ット線選択信号BSRを用い、ビット線BL0及びBL0に関連
するメモリ・セルをビット線BLR及び▲▼Ｒに関連
する冗長メモリ・セルに代替して半導体記憶装置を救済
することができる。
第４図は他の従来例のレイアウトを表す要部平面説明図
であり、第２図及び第３図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
であり、第２図及び第３図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
この従来例が第２図及び第３図に示した従来例と相違す
る点は、二対のビット線が接地側電源レベルVSSを供給
する一本の電源線を共用していることであり、例えば、
ビット線BL0及び▲▼０の対とビット線BLR及び▲
▼Ｒの対との間に在って接地側電源レベルVSSを供給
する電源線を共用している。
る点は、二対のビット線が接地側電源レベルVSSを供給
する一本の電源線を共用していることであり、例えば、
ビット線BL0及び▲▼０の対とビット線BLR及び▲
▼Ｒの対との間に在って接地側電源レベルVSSを供給
する電源線を共用している。
前記説明した何れの実施例に於いても、ビット線BL0等
と接地側電源レベルVSS供給用電源線とは同じ導電層を
用いられているので、互いに隣接し且つ平行に形成され
ている。
と接地側電源レベルVSS供給用電源線とは同じ導電層を
用いられているので、互いに隣接し且つ平行に形成され
ている。
近年、前記のような半導体記憶装置の集積度は更に高め
られつつあり、従って、ビット線や電源線の間隔も極め
て狭くなっていて、製造プロセス上で発生する欠陥に起
因し、ビット線と電源線との短絡を生ずる機会が多くな
っている。
られつつあり、従って、ビット線や電源線の間隔も極め
て狭くなっていて、製造プロセス上で発生する欠陥に起
因し、ビット線と電源線との短絡を生ずる機会が多くな
っている。
第２図及び第３図に関して説明したように、メモリ・セ
ルC00が欠陥メモリ・セルとなった場合、若し、その理
由が、ビット線BL0と接地側電源レベルVSS供給用電源線
との短絡であれば、第２図に矢印Ｐで示すような短絡電
流が流れる。
ルC00が欠陥メモリ・セルとなった場合、若し、その理
由が、ビット線BL0と接地側電源レベルVSS供給用電源線
との短絡であれば、第２図に矢印Ｐで示すような短絡電
流が流れる。
この場合、前記したように、欠陥メモリ・セル及びそれ
が接続されているビット線に関連する他の全てのメモリ
・セルも正常な動作をする冗長メモリ・セルに代替する
ことで半導体記憶装置を救済することが可能であるが、
仮令、そのようにして救済措置が採られたとしても、前
記短絡電流Ｐは依然として流れ続けるので、その半導体
記憶装置は無駄な消費電流が多いものとなり、場合によ
っては、実用にならないものとなる。このような問題
は、第２図及び第３図に見られる従来例に限られず、第
４図に示されている従来例に於いても同様である。
が接続されているビット線に関連する他の全てのメモリ
・セルも正常な動作をする冗長メモリ・セルに代替する
ことで半導体記憶装置を救済することが可能であるが、
仮令、そのようにして救済措置が採られたとしても、前
記短絡電流Ｐは依然として流れ続けるので、その半導体
記憶装置は無駄な消費電流が多いものとなり、場合によ
っては、実用にならないものとなる。このような問題
は、第２図及び第３図に見られる従来例に限られず、第
４図に示されている従来例に於いても同様である。
本発明は、各ビット線間の間隔或いはビット線と電源線
との間隔を適切に選定することで、特に、ビット線と電
源線とが短絡する機会を低減させ、半導体記憶装置の製
造歩留り及び信頼性を向上しようとするものである。
との間隔を適切に選定することで、特に、ビット線と電
源線とが短絡する機会を低減させ、半導体記憶装置の製
造歩留り及び信頼性を向上しようとするものである。
本発明の半導体記憶装置に於いては、メモリ・セルが接
続されている複数のビット線と、二対のビット線対の間
にビット線と略平行に延在する電源線とを備え、 l1＜l2＜l3 l1:ビット線対を構成する２本のビット線間の距離 l2:ビット線対間の距離 l3:ビット線と電源線間の距離 の関係を維持するようにしている。
続されている複数のビット線と、二対のビット線対の間
にビット線と略平行に延在する電源線とを備え、 l1＜l2＜l3 l1:ビット線対を構成する２本のビット線間の距離 l2:ビット線対間の距離 l3:ビット線と電源線間の距離 の関係を維持するようにしている。
半導体記憶装置に於ける各配線間に生じた短絡を冗長救
済する場合、 ビット線対を構成する２本のビット線間に短絡があ
った際には当該ビット線を含む１列を冗長メモリ・セル
列の１列に依って代替することで救済可能である。
済する場合、 ビット線対を構成する２本のビット線間に短絡があ
った際には当該ビット線を含む１列を冗長メモリ・セル
列の１列に依って代替することで救済可能である。
隣接列のビット線間に短絡があった際には短絡され
た２列を冗長メモリ・セル列の２列に依って代替するこ
とで救済可能であるが、前記の場合と比較すると、半
導体記憶装置にはより多くの冗長メモリ・セル列を用意
しておく必要がある。
た２列を冗長メモリ・セル列の２列に依って代替するこ
とで救済可能であるが、前記の場合と比較すると、半
導体記憶装置にはより多くの冗長メモリ・セル列を用意
しておく必要がある。
ビット線と電源線間に短絡があった際には短絡ビッ
ト線列を冗長メモリ・セル列に代替しても短絡電流は流
れ続けることになり、救済不可能になることが多い。
ト線列を冗長メモリ・セル列に代替しても短絡電流は流
れ続けることになり、救済不可能になることが多い。
従って、半導体記憶装置に於いては、ビット線対を構成
するビット線間、隣接列のビット線間、ビット線と電源
線間の順に短絡確率が小さくなるように各配線を構成し
ておくことが製造歩留り及び信頼性を向上させる上で有
効である。
するビット線間、隣接列のビット線間、ビット線と電源
線間の順に短絡確率が小さくなるように各配線を構成し
ておくことが製造歩留り及び信頼性を向上させる上で有
効である。
本発明に於ける前記手段に依ると、短絡が発生する確率
はビット線対を構成する２本のビット線間が最も多くな
り、その次にビット線対間、そして、ビット線と電源線
間が最も少なくなることは明らかである。
はビット線対を構成する２本のビット線間が最も多くな
り、その次にビット線対間、そして、ビット線と電源線
間が最も少なくなることは明らかである。
第１図は本発明一実施例に於けるレイアウトを表す要部
平面説明図であり、第２図乃至第４図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
平面説明図であり、第２図乃至第４図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、l1はビット線対を構成する２本のビット線
間の距離、l2はビット線対間の距離、l3はビット線と接
地側電源レベルVSS供給用電源線間の距離を示してい
る。
間の距離、l2はビット線対間の距離、l3はビット線と接
地側電源レベルVSS供給用電源線間の距離を示してい
る。
本発明の場合、 l1＜l2＜l3 の関係を維持するようにビット線及び電源線を形成する
ことは前記した通りである。尚、本実施例に於いては、
図から判るように、ビット線を電極コンタクト部分CTに
対して偏倚させることに依り、必要な間隔を得る一助と
していることが理解されよう。
ことは前記した通りである。尚、本実施例に於いては、
図から判るように、ビット線を電極コンタクト部分CTに
対して偏倚させることに依り、必要な間隔を得る一助と
していることが理解されよう。
このような構成にすると、ビット線対をなす２本のビッ
ト線間に短絡を生ずることが最も多くなるが、この場
合、一列分のメモリ・セルを冗長メモリ・セルに代替す
れば半導体記憶装置は救済され、且つ、第２図に関して
説明したような無駄な消費電流は流れない。また、ビッ
ト線対間に短絡を生ずることは前記ビット線間に短絡が
発生するよりも少なくなり、そして、短絡を生じたとし
ても、二列分のメモリ・セルを冗長メモリ・セルで代替
すれば半導体記憶装置は救済され、しかも、この場合も
前記と同様に無駄な消費電流は流れない。また、ビット
線と電源線間に短絡が生じた場合には、第２図乃至第４
図に関して説明したような短絡電源Ｐが流れる点に於い
ては従来例と変わりないが、ビット線と電源線間の距離
l3が最も広いのであるから、その機会は前記ビット線対
間に短絡が発生するよりも更に少なくなる。
ト線間に短絡を生ずることが最も多くなるが、この場
合、一列分のメモリ・セルを冗長メモリ・セルに代替す
れば半導体記憶装置は救済され、且つ、第２図に関して
説明したような無駄な消費電流は流れない。また、ビッ
ト線対間に短絡を生ずることは前記ビット線間に短絡が
発生するよりも少なくなり、そして、短絡を生じたとし
ても、二列分のメモリ・セルを冗長メモリ・セルで代替
すれば半導体記憶装置は救済され、しかも、この場合も
前記と同様に無駄な消費電流は流れない。また、ビット
線と電源線間に短絡が生じた場合には、第２図乃至第４
図に関して説明したような短絡電源Ｐが流れる点に於い
ては従来例と変わりないが、ビット線と電源線間の距離
l3が最も広いのであるから、その機会は前記ビット線対
間に短絡が発生するよりも更に少なくなる。
本発明は、半導体記憶装置に於いて、正規のメモリ・セ
ルが接続されている複数のビット線対と、二対のビット
線対の間にビット線と略平行に延在する電源線とを備え
た正規のメモリ・セル群と、前記正規のメモリ・セルに
欠陥がある場合に前記欠陥がある正規のメモリ・セルを
代替する冗長用メモリ・セルからなる冗長用メモリ・セ
ル群とを有する半導体装置であって、少なくとも前記正
規のメモリ・セル群は、ビット線対を構成する２本のビ
ット線間の距離をl1、ビット線対間の距離をl2、ビット
線と電源線間の距離をl3として、l1＜l2＜l3の関係を維
持する構成を採っている。
ルが接続されている複数のビット線対と、二対のビット
線対の間にビット線と略平行に延在する電源線とを備え
た正規のメモリ・セル群と、前記正規のメモリ・セルに
欠陥がある場合に前記欠陥がある正規のメモリ・セルを
代替する冗長用メモリ・セルからなる冗長用メモリ・セ
ル群とを有する半導体装置であって、少なくとも前記正
規のメモリ・セル群は、ビット線対を構成する２本のビ
ット線間の距離をl1、ビット線対間の距離をl2、ビット
線と電源線間の距離をl3として、l1＜l2＜l3の関係を維
持する構成を採っている。
このような構成を採ることに依り、ビット線と電源線と
が短絡することは少なくなり、従って、欠陥メモリ・セ
ルを冗長メモリ・セルに代替しても、無駄な消費電流が
流れることから、結局、半導体記憶装置を廃棄処分にす
るなどの事態が発生することを低減でき、また、ビット
線対間の短絡は、従来のビット線対間の短絡と比較して
も少なくなるので、二列に亙るメモリ・セルを冗長メモ
リ・セルと代替しなければならない事態の発生も低減さ
れ、その結果、半導体記憶装置の製造歩留り及び信頼性
は向上する。
が短絡することは少なくなり、従って、欠陥メモリ・セ
ルを冗長メモリ・セルに代替しても、無駄な消費電流が
流れることから、結局、半導体記憶装置を廃棄処分にす
るなどの事態が発生することを低減でき、また、ビット
線対間の短絡は、従来のビット線対間の短絡と比較して
も少なくなるので、二列に亙るメモリ・セルを冗長メモ
リ・セルと代替しなければならない事態の発生も低減さ
れ、その結果、半導体記憶装置の製造歩留り及び信頼性
は向上する。
第１図は本発明一実施例のレイアウトを示す要部平面説
明図、第２図は従来例の要部回路図、第３図は第２図に
見られる従来例のレイアウトを示す要部平面説明図、第
４図は他の従来例のレイアウトを示す要部平面説明図を
それぞれ表している。 図に於いて、C00,C01,C10,C11はメモリ・セル,CR0,CR1
は冗長メモリ・セル、BLR,▲▼R,BL0,▲▼0,BL
1,▲▼１はビット線、WL0,WL1はワード線、VSSは接
地側電源レベル、VCCは正側電源レベル、DB及び▲
▼はデータ・バス、CTは電極コンタクト部分、l1はビッ
ト線対を構成する２本のビット線間の距離、l2はビット
線対間の距離、l3はビット線と接地側電源レベルVSS供
給用電源線間の距離をそれぞれ示している。
明図、第２図は従来例の要部回路図、第３図は第２図に
見られる従来例のレイアウトを示す要部平面説明図、第
４図は他の従来例のレイアウトを示す要部平面説明図を
それぞれ表している。 図に於いて、C00,C01,C10,C11はメモリ・セル,CR0,CR1
は冗長メモリ・セル、BLR,▲▼R,BL0,▲▼0,BL
1,▲▼１はビット線、WL0,WL1はワード線、VSSは接
地側電源レベル、VCCは正側電源レベル、DB及び▲
▼はデータ・バス、CTは電極コンタクト部分、l1はビッ
ト線対を構成する２本のビット線間の距離、l2はビット
線対間の距離、l3はビット線と接地側電源レベルVSS供
給用電源線間の距離をそれぞれ示している。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (1)
- 【請求項１】正規のメモリ・セルが接続されている複数
のビット線対と、二対のビット線対の間にビット線と略
平行に延在する電源線とを備えた正規のメモリ・セル群
と、 前記正規のメモリ・セルに欠陥がある場合に前記欠陥が
ある正規のメモリ・セルを代替する冗長用メモリ・セル
からなる冗長用メモリ・セル群とを有する半導体装置で
あって、 少なくとも前記正規のメモリ・セル群は、 l1＜l2＜l3 l1:ビット線対を構成する２本のビット線間の距離 l2:ビット線対間の距離 l3:ビット線と電源線間の距離 の関係を維持してなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180951A JPH0744227B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180951A JPH0744227B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242443A JPS6242443A (ja) | 1987-02-24 |
| JPH0744227B2 true JPH0744227B2 (ja) | 1995-05-15 |
Family
ID=16092126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180951A Expired - Lifetime JPH0744227B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744227B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739568A (en) * | 1981-06-22 | 1982-03-04 | Hitachi Ltd | Semiconductor integrated circuit memory |
-
1985
- 1985-08-20 JP JP60180951A patent/JPH0744227B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242443A (ja) | 1987-02-24 |
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