JPS6242443A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6242443A JPS6242443A JP60180951A JP18095185A JPS6242443A JP S6242443 A JPS6242443 A JP S6242443A JP 60180951 A JP60180951 A JP 60180951A JP 18095185 A JP18095185 A JP 18095185A JP S6242443 A JPS6242443 A JP S6242443A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit
- semiconductor memory
- power supply
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、メモリ・セルが接
続されている複数のビット線対と、二対のビット線対の
間にビット線と略平行に延在する電源線とを備え、 Ｉ！１＜１２＜１３ ２１：とッ＋−ｍ対を構成する２本のビット線間の距離 Ｃ２：ビット線対間の距離 １３：ビット線と電源線間の距離 の関係を維持してなることに依り、半導体記憶装置に大
きなダメージを与える短絡が発生することを予防するよ
うにしたものである。
続されている複数のビット線対と、二対のビット線対の
間にビット線と略平行に延在する電源線とを備え、 Ｉ！１＜１２＜１３ ２１：とッ＋−ｍ対を構成する２本のビット線間の距離 Ｃ２：ビット線対間の距離 １３：ビット線と電源線間の距離 の関係を維持してなることに依り、半導体記憶装置に大
きなダメージを与える短絡が発生することを予防するよ
うにしたものである。
本発明は、同じ導電層を利用して平行に形成された複数
のビット線対と複数の電源線とを有する半導体記憶装置
の改良に関する。
のビット線対と複数の電源線とを有する半導体記憶装置
の改良に関する。
第２図は通常の半導体記憶装置を表す要部回路図である
。
。
図に於いて、Ｃ０゜＊ Ｃ６１１Ｃｌ０Ｉ ＣＩ＋は
メモリ・セル、Ｃ１１゜、Ｃ□は冗長メモリ・セル、Ｂ
ＬＯ。
メモリ・セル、Ｃ１１゜、Ｃ□は冗長メモリ・セル、Ｂ
ＬＯ。
ＢＬｉ、ＢＬＯ，肌。、ＢＬ、、Ｗτ１はビット線、ｗ
ｔ、ｏ 、 ｗｔ、、はワード線、ＶＣＣは正側電源レ
ベル、■ｓ、は接地側電源レベル、ＤＢ及びＤ下はデー
タ・バス、Ｂ’Ｓｏ 、 Ｂ Ｓ ＋ はビット線選
択信号、ＢＳ、は冗長ビット線選択信号、Ｑ、及びＱ２
はメモリ・セルに於けるドライバ用トランジスタ、Ｑ３
及びＱ４はトランスファ・ゲート用トランジスタ、Ｒ１
及びＲｚは抵抗、Ｎｌ、Ｎ２゜Ｎ３．Ｎ４はノード、Ｐ
は短絡電流をそれぞれ示している°。
ｔ、ｏ 、 ｗｔ、、はワード線、ＶＣＣは正側電源レ
ベル、■ｓ、は接地側電源レベル、ＤＢ及びＤ下はデー
タ・バス、Ｂ’Ｓｏ 、 Ｂ Ｓ ＋ はビット線選
択信号、ＢＳ、は冗長ビット線選択信号、Ｑ、及びＱ２
はメモリ・セルに於けるドライバ用トランジスタ、Ｑ３
及びＱ４はトランスファ・ゲート用トランジスタ、Ｒ１
及びＲｚは抵抗、Ｎｌ、Ｎ２゜Ｎ３．Ｎ４はノード、Ｐ
は短絡電流をそれぞれ示している°。
第３図は第２図に見られる半導体記憶装置のレイアウト
を表す要部平面説明図であり、第２図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
を表す要部平面説明図であり、第２図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、ＣＴは電極コンタクト部分を示している。
第２図及び第３図から明らかなように、この半導体記憶
装置は、冗長メモリ・セルＣ３゜＋ＣＲＩ等を備えてい
るので、正規のメモリ・セル、例えばメモリ・セルＣ０
゜に欠陥がある場合、ビット線選択信号ＢＳｏの代わり
に冗長ビット線選択信号ＢＳ、を用い、ビット線ＢＬｏ
及びＢＬｏに関連するメモリ・セルをピッＩＩＢＬ、及
びＢＬＩＩに関連する冗長メモリ・セルに代替して半導
体記憶装置を救済することができる。
装置は、冗長メモリ・セルＣ３゜＋ＣＲＩ等を備えてい
るので、正規のメモリ・セル、例えばメモリ・セルＣ０
゜に欠陥がある場合、ビット線選択信号ＢＳｏの代わり
に冗長ビット線選択信号ＢＳ、を用い、ビット線ＢＬｏ
及びＢＬｏに関連するメモリ・セルをピッＩＩＢＬ、及
びＢＬＩＩに関連する冗長メモリ・セルに代替して半導
体記憶装置を救済することができる。
第４図は他の従来例のレイアウトを表す要部平面説明図
であり、第２図及び第３図に於いて用いた記号と同記号
は同部分を表すか或いは同し意味を持つものとする。
であり、第２図及び第３図に於いて用いた記号と同記号
は同部分を表すか或いは同し意味を持つものとする。
この従来例が第２図及び第３図に示した従来例と相違す
る点は、二対のビット線が接地側電源レベル■。を供給
する一本の電源線を共用していることであり、例えば、
ビット線ＢＬ、及びＢＬ。
る点は、二対のビット線が接地側電源レベル■。を供給
する一本の電源線を共用していることであり、例えば、
ビット線ＢＬ、及びＢＬ。
の対とビット線ＢＬ＋＋及びＢＬ、の対との間に在って
接地側電源レベルＶＳＳを供給する電源線を共用してい
る。
接地側電源レベルＶＳＳを供給する電源線を共用してい
る。
前記説明した何れの実施例に於いても、ビット線ＢＬ、
等と接地側電源レベル■。供給用電源線とは同じ導電層
を用いられているので、互いに隣接し且つ平行に形成さ
れている。
等と接地側電源レベル■。供給用電源線とは同じ導電層
を用いられているので、互いに隣接し且つ平行に形成さ
れている。
近年、前記のような半導体記憶装置の集積度は更に高め
られつつあり、従って・ビット線や電源線の間隔も極め
て狭くなっていて、製造プロセス上で発生する欠陥に起
因し、ビ・ノド線と電源線との短絡を生ずる機会が多く
なっている。
られつつあり、従って・ビット線や電源線の間隔も極め
て狭くなっていて、製造プロセス上で発生する欠陥に起
因し、ビ・ノド線と電源線との短絡を生ずる機会が多く
なっている。
第２図及び第３図に関して説明したように・メモリ・セ
ルＣ０゜が欠陥メモリ・セルとなった場合・若し、その
理由が、ビット線ＢＬｏと接地側電源レベルＶＳＳ供給
用電源線との短絡であれば、第２図に矢印Ｐで示すよう
な短絡電流が流れる。
ルＣ０゜が欠陥メモリ・セルとなった場合・若し、その
理由が、ビット線ＢＬｏと接地側電源レベルＶＳＳ供給
用電源線との短絡であれば、第２図に矢印Ｐで示すよう
な短絡電流が流れる。
この場合、前記したように、欠陥メモリ・セル及びそれ
が接続されているビット線に関連する他の全てのメモリ
・セルも正常な動作をする冗長メモリ・セルに代替する
ことで半導体記憶装置を救済することが可能であるが、
仮令、そのようにして救済措置が採られたとしても、前
記短絡電流Ｐは依然として流れ続けるので、その半導体
記憶装置は無駄な消費電流が多いものとなり、場合によ
っては、実用にならないものとなる。このような問題は
、第２図及び第３図に見られる従来例に限られず、第４
図に示されている従来例に於いても同様である。
が接続されているビット線に関連する他の全てのメモリ
・セルも正常な動作をする冗長メモリ・セルに代替する
ことで半導体記憶装置を救済することが可能であるが、
仮令、そのようにして救済措置が採られたとしても、前
記短絡電流Ｐは依然として流れ続けるので、その半導体
記憶装置は無駄な消費電流が多いものとなり、場合によ
っては、実用にならないものとなる。このような問題は
、第２図及び第３図に見られる従来例に限られず、第４
図に示されている従来例に於いても同様である。
本発明は、各ビット線間の間隔或いはビット線と電源線
との間隔を適切に選定することで、特に、ビット線と電
源線とが短絡する機会を低減させ、半導体記憶装置の製
造歩留り及び信頬性を向上しようとするものである。
との間隔を適切に選定することで、特に、ビット線と電
源線とが短絡する機会を低減させ、半導体記憶装置の製
造歩留り及び信頬性を向上しようとするものである。
本発明の半導体記憶装置に於いては、メモリ・セルが接
続されている複数のビット線と、二対のビット線対の間
にビット線と略平行に延在する電源線とを備え、 ｚｌ＜２２＜Ｉ１３ βｌ二ビット線対を構成する２本のビット線間の距離 １２：ビット線対間の距離 ！！３：ビット線と電源線間の距離 の関係を維持するようにしている。
続されている複数のビット線と、二対のビット線対の間
にビット線と略平行に延在する電源線とを備え、 ｚｌ＜２２＜Ｉ１３ βｌ二ビット線対を構成する２本のビット線間の距離 １２：ビット線対間の距離 ！！３：ビット線と電源線間の距離 の関係を維持するようにしている。
半導体記憶装置に於ける各配線間に生じた短絡を冗長救
済する場合、 ■ ビット線対を構成する２本のビット線間に短絡があ
った際には当該ビット線を含む１列を冗長メモリ・セル
列の１列に依って代替することで救済可能である。
済する場合、 ■ ビット線対を構成する２本のビット線間に短絡があ
った際には当該ビット線を含む１列を冗長メモリ・セル
列の１列に依って代替することで救済可能である。
■ 隣接列のビット線間に短絡があった際には短絡され
た２列を冗長メモリ・セル列の２列に依って代替するこ
とで救済可能であるが、前記■の場合と比較すると、半
導体記憶装置にはより多くの冗長メモリ・セル列を用意
しておく必要がある。
た２列を冗長メモリ・セル列の２列に依って代替するこ
とで救済可能であるが、前記■の場合と比較すると、半
導体記憶装置にはより多くの冗長メモリ・セル列を用意
しておく必要がある。
■ ビット線と電源線間に短絡があった際には短絡ピッ
ｔ−ｉ列を冗長メモリ・セル列に代替しても短絡電流は
流れ続けることになり、救済不可能になることが多い。
ｔ−ｉ列を冗長メモリ・セル列に代替しても短絡電流は
流れ続けることになり、救済不可能になることが多い。
従って、半導体記憶装置に於いては、ビット線対を構成
するビット線間、隣接列のビット線間、ビット線と電源
線間の順に短絡確率が小さくなるように各配線を構成し
ておくことが製造歩留り及び信顛性を向上させる上で有
効である。
するビット線間、隣接列のビット線間、ビット線と電源
線間の順に短絡確率が小さくなるように各配線を構成し
ておくことが製造歩留り及び信顛性を向上させる上で有
効である。
本発明に於ける前記手段に依ると、短絡が発生する確率
はビット線対を構成する２本のビット線間が最も多くな
り、その次にビット線対間、そして、ビット線と電源線
間が最も少なくなることは明らかである。
はビット線対を構成する２本のビット線間が最も多くな
り、その次にビット線対間、そして、ビット線と電源線
間が最も少なくなることは明らかである。
第１図は本発明一実施例に於けるレイアウトを表す要部
平面説明図であり、第２図乃至第４図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
平面説明図であり、第２図乃至第４図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、ｌｌはビットａ対を構成する２本のビット
線間の距離、７！２はビ・／ト線対間の距離、１３はビ
ット線と接地側電源レベルＶＳＳ供給用電ｆｉ線間の距
離を示している。
線間の距離、７！２はビ・／ト線対間の距離、１３はビ
ット線と接地側電源レベルＶＳＳ供給用電ｆｉ線間の距
離を示している。
本発明の場合、
ｐｌ＜１２＜１３
の関係を維持するようにビット線及び電源線を形成する
ことは前記した通りである。尚、本実施例゛に於いては
、図から判るように、ビット線を電極コンタクト部分Ｃ
Ｔに対して偏倚させることに依り、必要な間隔を得る一
助としていることが理解されよう。
ことは前記した通りである。尚、本実施例゛に於いては
、図から判るように、ビット線を電極コンタクト部分Ｃ
Ｔに対して偏倚させることに依り、必要な間隔を得る一
助としていることが理解されよう。
このような構成にすると、ビット線対をなす２本のビッ
ト線間に短絡を生ずることが最も多くなるが・この場合
、−何分のメモリ・セルを冗長メモリ・セルに代替すれ
ば半導体記憶装置は救済され、且つ、第２図に関して説
明したような無駄な消費電流は流れない。また、ビット
線対間に短絡を生ずることは前記ピント線間に短絡が発
生するよりも少なくなり、そして、短絡を生じたとして
も、二何分のメモリ・セルを冗長メモリ・セルで代替す
れば半導体記憶装置は救済され、しかも、この場合も前
記と同様に無駄な消費電流は流れない。また、ビット線
と電源線間に短絡が生じた場合には、第２図乃至第４図
に関して説明したような短絡電流Ｐが流れる点に於いて
は従来例と変わりないが、ビット線と電源線間の距離１
３が最も広いのであるから、その機会は前記ビット線対
間に短絡が発生するよりも更に少なくなる。
ト線間に短絡を生ずることが最も多くなるが・この場合
、−何分のメモリ・セルを冗長メモリ・セルに代替すれ
ば半導体記憶装置は救済され、且つ、第２図に関して説
明したような無駄な消費電流は流れない。また、ビット
線対間に短絡を生ずることは前記ピント線間に短絡が発
生するよりも少なくなり、そして、短絡を生じたとして
も、二何分のメモリ・セルを冗長メモリ・セルで代替す
れば半導体記憶装置は救済され、しかも、この場合も前
記と同様に無駄な消費電流は流れない。また、ビット線
と電源線間に短絡が生じた場合には、第２図乃至第４図
に関して説明したような短絡電流Ｐが流れる点に於いて
は従来例と変わりないが、ビット線と電源線間の距離１
３が最も広いのであるから、その機会は前記ビット線対
間に短絡が発生するよりも更に少なくなる。
本発明の半導体記憶装置に於いては、メモリ・セルが接
続されている複数のビット線対と、二対のビット線対の
間にビット線と略平行に延在する電源線とを備え、ビッ
ト線対を構成する２本のビット線間の距離をｌｌ、ビッ
ト線対間の距離を１２、ビット線と電源線間の距離を１
３として、ｉｌ＜１２＜ｚ３の関係を維持する構成を採
づている。
続されている複数のビット線対と、二対のビット線対の
間にビット線と略平行に延在する電源線とを備え、ビッ
ト線対を構成する２本のビット線間の距離をｌｌ、ビッ
ト線対間の距離を１２、ビット線と電源線間の距離を１
３として、ｉｌ＜１２＜ｚ３の関係を維持する構成を採
づている。
このような構成を採ることに依り、ビット線と電′ｒＡ
線とが短絡することは少なくなり、従って、欠陥メモリ
・セルを冗長メモリ・セルに代替しても、無駄な消費電
流が流れることから、結局、半導体記憶装置を廃棄処分
にするなどの事態が発生することを低減でき、また、ビ
ット線対間の短絡は、従来のビット線対間の短絡と比較
しても少なくなるので、二列に亙るメモリ・セルを冗長
メモリ・セルと代替しなければならない事態の発生も低
減され、その結果、半導体記憶装置の製造歩留り及び信
軌性は向上する。
線とが短絡することは少なくなり、従って、欠陥メモリ
・セルを冗長メモリ・セルに代替しても、無駄な消費電
流が流れることから、結局、半導体記憶装置を廃棄処分
にするなどの事態が発生することを低減でき、また、ビ
ット線対間の短絡は、従来のビット線対間の短絡と比較
しても少なくなるので、二列に亙るメモリ・セルを冗長
メモリ・セルと代替しなければならない事態の発生も低
減され、その結果、半導体記憶装置の製造歩留り及び信
軌性は向上する。
第１図は本発明一実施例のレイアウトを示す要部平面説
明図、第２図は従来例の要部回路図、第３図は第２図に
見られる従来例のレイアウトを示す要部平面説明図、第
４図は他の従来例のレイアウトを示す要部平面説明図を
それぞれ表している。 図に於いて、Ｃ０゜＋ Ｃｏ＋＋ ＣＩ６＋ Ｃ１は
メモリ・セル、 Ｃ１゜、Ｃ□は冗長メモリ・セル、
ＢＬ随。 ＢＬＲ、ＢＬ６ 、ＢＬｏ 、ＢＬ＋ 、ＢＬ＋はビッ
ト線、ＷＬ、、ＷＬ、はワード線、Ｖｏは接地側電源レ
ベル、ＶＣＣは正側電源レベル、ＤＢ及びＤ百はデータ
・バス、ＣＴは電極コンタクト部分、２１はピント線対
を構成する２本のピッ＋−ｍ間の距離、１２はビット線
対間の距離、７！３はビット線と接地側電源レベルＶＳ
Ｓ供給用電源線間の距離をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本完明一実施例のレイアウトを示す 要部平面説明図 第１図
明図、第２図は従来例の要部回路図、第３図は第２図に
見られる従来例のレイアウトを示す要部平面説明図、第
４図は他の従来例のレイアウトを示す要部平面説明図を
それぞれ表している。 図に於いて、Ｃ０゜＋ Ｃｏ＋＋ ＣＩ６＋ Ｃ１は
メモリ・セル、 Ｃ１゜、Ｃ□は冗長メモリ・セル、
ＢＬ随。 ＢＬＲ、ＢＬ６ 、ＢＬｏ 、ＢＬ＋ 、ＢＬ＋はビッ
ト線、ＷＬ、、ＷＬ、はワード線、Ｖｏは接地側電源レ
ベル、ＶＣＣは正側電源レベル、ＤＢ及びＤ百はデータ
・バス、ＣＴは電極コンタクト部分、２１はピント線対
を構成する２本のピッ＋−ｍ間の距離、１２はビット線
対間の距離、７！３はビット線と接地側電源レベルＶＳ
Ｓ供給用電源線間の距離をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本完明一実施例のレイアウトを示す 要部平面説明図 第１図
Claims (1)
- 【特許請求の範囲】 メモリ・セルが接続されている複数のビット線対と、 二対のビット線対の間にビット線と略平行に延在する電
源線とを備え、 ｌ１＜ｌ２＜ｌ３ ｌ１：ビット線対を構成する２本のビット線間の距離 ｌ２：ビット線対間の距離 ｌ３：ビット線と電源線間の距離 の関係を維持してなることを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180951A JPH0744227B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180951A JPH0744227B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242443A true JPS6242443A (ja) | 1987-02-24 |
| JPH0744227B2 JPH0744227B2 (ja) | 1995-05-15 |
Family
ID=16092126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180951A Expired - Lifetime JPH0744227B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744227B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739568A (en) * | 1981-06-22 | 1982-03-04 | Hitachi Ltd | Semiconductor integrated circuit memory |
-
1985
- 1985-08-20 JP JP60180951A patent/JPH0744227B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739568A (en) * | 1981-06-22 | 1982-03-04 | Hitachi Ltd | Semiconductor integrated circuit memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744227B2 (ja) | 1995-05-15 |
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