JPH0628302B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0628302B2 JPH0628302B2 JP59035130A JP3513084A JPH0628302B2 JP H0628302 B2 JPH0628302 B2 JP H0628302B2 JP 59035130 A JP59035130 A JP 59035130A JP 3513084 A JP3513084 A JP 3513084A JP H0628302 B2 JPH0628302 B2 JP H0628302B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- power supply
- line
- bit
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は複数のビット線と複数の電源線とが同一導電層
により平行に配置された半導体記憶装置に関する。
により平行に配置された半導体記憶装置に関する。
従来技術 たとえば、ＭＯＳスタティックＲＡＭにおいては、第１
図に示すように、正規のメモリセルC00 ，C01 ，C10 ，
C11 ，…の外に、行もしは列に沿つて１〜２列の冗長メ
モリセルCR0 ，CR1 ，…（第１図では列方向の１列）が
配列されており、これにより、正規のメモリセルたとえ
ばC00 が欠陥セルの場合には、ビット線セレクト信号BS
0 の代りに冗長ビット線セレクト信号BSR を選択して冗
長メモリセルアレイにより欠陥セルを救済するようにし
てある。冗長メモリセルも各メモリセルと同様に、抵抗
R1 ，R2 、トランジスタQ1〜Q4により構成される。各メ
モリセルCR0 ，CR1 ，C00 ，C01 ，C10 ，C11 ，…は１
つのワード線WL0 ，WL1 ，…，１対のビット線 ２つの電源線VCC ，VSS に接続されている。このうち、
ビット線および電源線VSS は同一の導電層により構成さ
れている。つまり、これらビット線および電源線は互い
に隣接し且つ平行に配置されている。そして、高集積化
に伴つてこれらの配線間隔も非常に密となり、従つて、
製造プロセスの欠陥によるこれらライン間の短絡が無視
できなくなつている。
図に示すように、正規のメモリセルC00 ，C01 ，C10 ，
C11 ，…の外に、行もしは列に沿つて１〜２列の冗長メ
モリセルCR0 ，CR1 ，…（第１図では列方向の１列）が
配列されており、これにより、正規のメモリセルたとえ
ばC00 が欠陥セルの場合には、ビット線セレクト信号BS
0 の代りに冗長ビット線セレクト信号BSR を選択して冗
長メモリセルアレイにより欠陥セルを救済するようにし
てある。冗長メモリセルも各メモリセルと同様に、抵抗
R1 ，R2 、トランジスタQ1〜Q4により構成される。各メ
モリセルCR0 ，CR1 ，C00 ，C01 ，C10 ，C11 ，…は１
つのワード線WL0 ，WL1 ，…，１対のビット線 ２つの電源線VCC ，VSS に接続されている。このうち、
ビット線および電源線VSS は同一の導電層により構成さ
れている。つまり、これらビット線および電源線は互い
に隣接し且つ平行に配置されている。そして、高集積化
に伴つてこれらの配線間隔も非常に密となり、従つて、
製造プロセスの欠陥によるこれらライン間の短絡が無視
できなくなつている。
従来の半導体記憶装置のパターンは第２図に示される。
第２図においては、メモリセルC00 のみを詳細に示して
あり、他のメモリセルには簡単にワード線、ビット線、
電源線のみを図示してある。ドットで示した部分は半導
体基板内に形成された不純物拡散領域を示し、たとえば ヲード線WL0 ，WL1 ，電源線VCC ，トランジスタQ1，Q2
のゲート電極：第１層ポリシリコン、 抵抗R1 ，R2 ；第２層ポリシリコン、 ビット線 電源線VSS ：アルミニウム層 により構成されているものとする。第２図においては、
ビット線間の短絡、例えば 間の短絡は、冗長コラムの冗長ビット線 を使用することで救済することが可能である。しかし、
ビット線と電源線VSSが短絡すると、ビット線は負荷を
介してVCC にプルアップされているので、VCC からVSS
へ定営的に直流電流が流れてしまう。この欠陥は、冗長
コラムを使用しても回避できない致命的欠陥であり、製
造歩留に大きな影響を与える。つまり、セル内部の設計
上で定まるコンタクト領域に対してビット線および電源
線VSS がほぼ対称に配置されているために、ビット線と
電源線VSS との間隔が狭く、従つて、ビット線と電源線
VSS との短絡が生じ易いという問題点があつた。
第２図においては、メモリセルC00 のみを詳細に示して
あり、他のメモリセルには簡単にワード線、ビット線、
電源線のみを図示してある。ドットで示した部分は半導
体基板内に形成された不純物拡散領域を示し、たとえば ヲード線WL0 ，WL1 ，電源線VCC ，トランジスタQ1，Q2
のゲート電極：第１層ポリシリコン、 抵抗R1 ，R2 ；第２層ポリシリコン、 ビット線 電源線VSS ：アルミニウム層 により構成されているものとする。第２図においては、
ビット線間の短絡、例えば 間の短絡は、冗長コラムの冗長ビット線 を使用することで救済することが可能である。しかし、
ビット線と電源線VSSが短絡すると、ビット線は負荷を
介してVCC にプルアップされているので、VCC からVSS
へ定営的に直流電流が流れてしまう。この欠陥は、冗長
コラムを使用しても回避できない致命的欠陥であり、製
造歩留に大きな影響を与える。つまり、セル内部の設計
上で定まるコンタクト領域に対してビット線および電源
線VSS がほぼ対称に配置されているために、ビット線と
電源線VSS との間隔が狭く、従つて、ビット線と電源線
VSS との短絡が生じ易いという問題点があつた。
発明の目的 本発明の目的は、上述の従来形における問題点に鑑み、
信号線、たとえばビット線と電源線との短絡を防止する
ことによつて冗長回路による欠陥の救済率を高めること
にある。
信号線、たとえばビット線と電源線との短絡を防止する
ことによつて冗長回路による欠陥の救済率を高めること
にある。
発明の構成 上述の目的を達成するために本発明によれば、複数のコ
ラムを有する半導体記憶装置において、前記複数のコラ
ムの各々は、メモリセルが接続されるビット線対と、該
ビット線対をなす２本のビット線相互の間に、該ビット
線と略平行に延在し、該ビット線と同一導電層としてな
る電源線とを具備し、前記複数のコラムは、不良コラム
と置き換え可能な冗長コラムを具備し、前記ビット線の
各々の電位は該電源線の電位よりも高い電位にプルアッ
プされており、且つ、各ビット線対に於けるビット線と
電源線との間隔が、隣り合うビット線同士の間隔よりも
広くなる様に配置されていることを特徴とする半導体記
憶装置が提供される。
ラムを有する半導体記憶装置において、前記複数のコラ
ムの各々は、メモリセルが接続されるビット線対と、該
ビット線対をなす２本のビット線相互の間に、該ビット
線と略平行に延在し、該ビット線と同一導電層としてな
る電源線とを具備し、前記複数のコラムは、不良コラム
と置き換え可能な冗長コラムを具備し、前記ビット線の
各々の電位は該電源線の電位よりも高い電位にプルアッ
プされており、且つ、各ビット線対に於けるビット線と
電源線との間隔が、隣り合うビット線同士の間隔よりも
広くなる様に配置されていることを特徴とする半導体記
憶装置が提供される。
発明の実施例 第３図により本発明の一実施例を説明する。
第３図においては、セル内部の設計上からコンタクト領
域ＣＯＮＴは第２図の場合と同一であるが、信号線たと
えばビット線 は電源線VSS から引離し、その分、他のビット線BL1 に
近づけてある。これにより、ビット線 とビット線BL1 との短絡不良は発生し易くなるが、ビッ
ト線 と電源線VSS との致命的な短絡は防止できる。このよう
に、ビット線をコンタクト領域ＣＯＮＴに対して非対称
に配置することによりビット線と電源線とを引離し、こ
れにより、致命的な短絡を防止できる。つまり、信号線
間の短絡による欠陥があつたときには冗長メモリセルに
よつてそれを救済できる可能性は大きく、従つて、歩留
り向上が計れる。
域ＣＯＮＴは第２図の場合と同一であるが、信号線たと
えばビット線 は電源線VSS から引離し、その分、他のビット線BL1 に
近づけてある。これにより、ビット線 とビット線BL1 との短絡不良は発生し易くなるが、ビッ
ト線 と電源線VSS との致命的な短絡は防止できる。このよう
に、ビット線をコンタクト領域ＣＯＮＴに対して非対称
に配置することによりビット線と電源線とを引離し、こ
れにより、致命的な短絡を防止できる。つまり、信号線
間の短絡による欠陥があつたときには冗長メモリセルに
よつてそれを救済できる可能性は大きく、従つて、歩留
り向上が計れる。
このようにして、第３図における距離Ｂは第２図の距離
Ｂと同一にして（Ｂ′＝Ｂ）、従来とセルサイズを同一
にしたままで、Ａ′＞Ａとなつているために、ビット線
と電源線VSS との短絡を生じにくくしてある。また、こ
の場合、Ｃ′＜Ｃ′とすることによりチップサイズを小
さくもできる。
Ｂと同一にして（Ｂ′＝Ｂ）、従来とセルサイズを同一
にしたままで、Ａ′＞Ａとなつているために、ビット線
と電源線VSS との短絡を生じにくくしてある。また、こ
の場合、Ｃ′＜Ｃ′とすることによりチップサイズを小
さくもできる。
なお、本発明は、ＭＯＳスタティックＲＡＭにのみ適用
されるのではなく、他の半導体装置にも適用し得る。
されるのではなく、他の半導体装置にも適用し得る。
発明の効果 以上説明したように本発明によれば、致命的な信号線と
電源線との短絡不良の発生確率を小さくできるという効
果を奏する。
電源線との短絡不良の発生確率を小さくできるという効
果を奏する。
従つて、冗長回路による欠陥の救済確率が高くできる。
第１図は一般的なＭＯＳスタティックＲＡＭの回路図、
第２図は従来の半導体装置の配線パターンを示すレイア
ウト図、第３図は本発明の一実施例としての半導体装置
の配線パターンを示すレイアウト図である。 ……信号線（ビット線）、 VSS ……電源線、C00 ，C01 ……メモリセル、CR0 ，C
R1 ……冗長メモリセル。
第２図は従来の半導体装置の配線パターンを示すレイア
ウト図、第３図は本発明の一実施例としての半導体装置
の配線パターンを示すレイアウト図である。 ……信号線（ビット線）、 VSS ……電源線、C00 ，C01 ……メモリセル、CR0 ，C
R1 ……冗長メモリセル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 8225−4Ｍ (56)参考文献 特開 昭56−130886（ＪＰ，Ａ) 特開 昭58−50770（ＪＰ，Ａ) 特開 昭54−122984（ＪＰ，Ａ) 特開 昭54−14690（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のコラムを有する半導体記憶装置にお
いて、 前記複数のコラムの各々は、メモリセルが接続されるビ
ット線対と、該ビット線対をなす２本のビット線相互の
間に、該ビット線と略平行に延在し、該ビット線と同一
導電層としてなる電源線とを具備し、 前記複数のコラムは、不良コラムと置き換え可能な冗長
コラムを具備し、 前記ビット線の各々の電位は該電源線の電位よりも高い
電位にプルアップされており、且つ、各ビット線対に於
けるビット線と電源線との間隔が、隣り合うビット線同
士の間隔よりも広くなる様に配置されていることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035130A JPH0628302B2 (ja) | 1984-02-28 | 1984-02-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035130A JPH0628302B2 (ja) | 1984-02-28 | 1984-02-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60180159A JPS60180159A (ja) | 1985-09-13 |
| JPH0628302B2 true JPH0628302B2 (ja) | 1994-04-13 |
Family
ID=12433344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035130A Expired - Lifetime JPH0628302B2 (ja) | 1984-02-28 | 1984-02-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628302B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014110A (en) * | 1988-06-03 | 1991-05-07 | Mitsubishi Denki Kabushiki Kaisha | Wiring structures for semiconductor memory device |
| US5128738A (en) * | 1991-05-16 | 1992-07-07 | At&T Bell Laboratories | Integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414690A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS54122984A (en) * | 1978-03-16 | 1979-09-22 | Nec Corp | Memory unit of integrated circuit |
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
| JPS5850770A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-02-28 JP JP59035130A patent/JPH0628302B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60180159A (ja) | 1985-09-13 |
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