JPH0744229B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0744229B2 JPH0744229B2 JP60054861A JP5486185A JPH0744229B2 JP H0744229 B2 JPH0744229 B2 JP H0744229B2 JP 60054861 A JP60054861 A JP 60054861A JP 5486185 A JP5486185 A JP 5486185A JP H0744229 B2 JPH0744229 B2 JP H0744229B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- low resistance
- resistance layer
- source
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、特にROM（Read Only Memor
y）に使用されるものである。
y）に使用されるものである。
〔発明の技術的背景〕 周知の如く、今日の１チップマイコンを例に取ると、８
ビット、16ビット、32ビットとマイクロコンピュータの
高ビット化が進むにつれ、内蔵されるROMの記憶容量も
大容量化が進み、現在ではチップサイズの1/4以上を占
る場合も見られる。従来、ROMとしては、第４図及び第
５図に示すものが知られている。ここで、第４図はROM
の部分平面図、第５図は第４図に沿う断面図である。
ビット、16ビット、32ビットとマイクロコンピュータの
高ビット化が進むにつれ、内蔵されるROMの記憶容量も
大容量化が進み、現在ではチップサイズの1/4以上を占
る場合も見られる。従来、ROMとしては、第４図及び第
５図に示すものが知られている。ここで、第４図はROM
の部分平面図、第５図は第４図に沿う断面図である。
図中の１は、Ｐ型の半導体基板である。この基板１の表
面にはフィールド酸化膜２が設けられ、このフィールド
酸化膜で囲まれた基板１の素子領域３の表面には、N+型
のソース領域４、ドレイン領域51,52及び高濃度（P
+型）の拡散層（低抵抗層）61,62が設けられている。前
記素子領域３上には、ゲート絶縁膜７を介して多結晶シ
リコンからなる複数のゲート電極８…が一方向に延在し
て設けられている。これらゲート電極８上には層間絶縁
膜９が設けられ、前記ソース領域４、ドレイン領域51,5
2及び低抵抗層61,62に対応する層間絶縁膜９及びゲート
絶縁膜７にはコンタクトホール101〜105が設けられてい
る。この層間絶縁膜９上にはAlからなる第１〜第４の配
線111〜114が前記ゲート電極８…と直交する方向に延在
して設けられている。ここで、第１の配線（ドレインラ
イン）111はコンタクトホール101を介してドレイン領域
51に接続し、第２の配線（接地電位ライン）112はコン
タクトホール102を介してソース領域４に接続し、第３
の配線（ドレインライン）113はコンタクトホール103を
介してドレイン領域52に接続し、第４の配線（接地電位
ライン）114はコンタクトホール104,105を介して夫々低
抵抗層61,62に接続している。なお、前記第４の配線114
より基板１に電位が供給され、ソース、ドレイン領域間
のチャネルとゲート電極８…が重なった部分がトランジ
スタ部となる。
面にはフィールド酸化膜２が設けられ、このフィールド
酸化膜で囲まれた基板１の素子領域３の表面には、N+型
のソース領域４、ドレイン領域51,52及び高濃度（P
+型）の拡散層（低抵抗層）61,62が設けられている。前
記素子領域３上には、ゲート絶縁膜７を介して多結晶シ
リコンからなる複数のゲート電極８…が一方向に延在し
て設けられている。これらゲート電極８上には層間絶縁
膜９が設けられ、前記ソース領域４、ドレイン領域51,5
2及び低抵抗層61,62に対応する層間絶縁膜９及びゲート
絶縁膜７にはコンタクトホール101〜105が設けられてい
る。この層間絶縁膜９上にはAlからなる第１〜第４の配
線111〜114が前記ゲート電極８…と直交する方向に延在
して設けられている。ここで、第１の配線（ドレインラ
イン）111はコンタクトホール101を介してドレイン領域
51に接続し、第２の配線（接地電位ライン）112はコン
タクトホール102を介してソース領域４に接続し、第３
の配線（ドレインライン）113はコンタクトホール103を
介してドレイン領域52に接続し、第４の配線（接地電位
ライン）114はコンタクトホール104,105を介して夫々低
抵抗層61,62に接続している。なお、前記第４の配線114
より基板１に電位が供給され、ソース、ドレイン領域間
のチャネルとゲート電極８…が重なった部分がトランジ
スタ部となる。
しかしながら、従来技術のパターン構成の場合、基板１
と同電導型の低抵抗層61,62はROM領域では第６図に示す
通りとなる。なお、図中の６…は基板と同電位の低抵抗
層を示す。この場合、ROM部分の基板１に対する低抵抗
層６…の面積は比率的にかなり少なく、基板１の場所に
よる電位差を小さくすることが困難である。つまり、基
板電位はソース電位と同電位であることが望ましい場合
が多いが、動作中、基板に電流が流れることがあり、そ
のため基板電位がソース電位とは異なったものとなる。
その結果、しきい値電圧（Vth）が場所によって異な
り、誤動作を招きやすい。なお、この問題を回避するた
めには低抵抗層６を大きくすればよいが、この場合全体
のパターン面積が大きくなるという問題点が生じる。
と同電導型の低抵抗層61,62はROM領域では第６図に示す
通りとなる。なお、図中の６…は基板と同電位の低抵抗
層を示す。この場合、ROM部分の基板１に対する低抵抗
層６…の面積は比率的にかなり少なく、基板１の場所に
よる電位差を小さくすることが困難である。つまり、基
板電位はソース電位と同電位であることが望ましい場合
が多いが、動作中、基板に電流が流れることがあり、そ
のため基板電位がソース電位とは異なったものとなる。
その結果、しきい値電圧（Vth）が場所によって異な
り、誤動作を招きやすい。なお、この問題を回避するた
めには低抵抗層６を大きくすればよいが、この場合全体
のパターン面積が大きくなるという問題点が生じる。
本発明は上記事情に鑑みてなされたもので、従来と比べ
パターン面積を大きくすることなく、基板と同導電型の
低抵抗層の面積を大きくでき、もってしきい値電圧を安
定して誤動作を減少できる半導体装置を提供することを
目的とする。
パターン面積を大きくすることなく、基板と同導電型の
低抵抗層の面積を大きくでき、もってしきい値電圧を安
定して誤動作を減少できる半導体装置を提供することを
目的とする。
本発明は、半導体基板と、この基板に設けられたソー
ス、ドレイン領域と、このソース、ドレイン領域間の前
記基板上にゲート絶縁膜を介して一方向に延在して設け
られた複数のゲート電極と、前記基板と同電位の電源配
線と、この電源配線と平行でかつ該電源配線と同層に設
けられた信号線と、前記基板表面にゲート電極と沿って
設けられ、かつ前記電源配線とコンタクトを介して接続
された基板と同導電型の低抵抗層とを具備することによ
り、従来と比べパターン面積を大きくすることなく、低
抵抗層の面積を大きくし、誤動作を減少できるものであ
る。
ス、ドレイン領域と、このソース、ドレイン領域間の前
記基板上にゲート絶縁膜を介して一方向に延在して設け
られた複数のゲート電極と、前記基板と同電位の電源配
線と、この電源配線と平行でかつ該電源配線と同層に設
けられた信号線と、前記基板表面にゲート電極と沿って
設けられ、かつ前記電源配線とコンタクトを介して接続
された基板と同導電型の低抵抗層とを具備することによ
り、従来と比べパターン面積を大きくすることなく、低
抵抗層の面積を大きくし、誤動作を減少できるものであ
る。
以下、本発明の一実施例に係るROMを第１図及び第２図
を参照して説明する。
を参照して説明する。
図中の21は、例えばＰ型のシリコン基板である。この基
板21の表面にはフィールド酸化膜22が設けられ、このフ
ィールド酸化膜22で囲まれた基板21の素子領域23の表面
には、N+型のソース領域241,242、ドレイン領域251〜25
4及び高濃度（P+型）の拡散層（低抵抗層）26が設けら
れている。この低抵抗層26は後記ゲート電極と並行に設
けられる。前記素子領域23上には、ゲート絶縁膜27を介
して多結晶シリコンからなる複数のゲート電極（ゲート
信号線ライン）28が設けられている。これらゲート電極
28を含む基板上には層間絶縁膜29が設けられ、前記ソー
ス領域241,242、ドレイン領域251〜254及び低抵抗層26
に対応する層間絶縁膜29及びゲート絶縁膜27にはコンタ
クトホール301〜308が設けられている。前記層間絶縁膜
29上には、例えばAlからなる第１〜第６の配線311〜316
が設けられている。ここで、第１の配線（ドレインライ
ン）311はコンタクトホール301を介してドレイン領域25
1に接続する。第２の配線（接地電位ライン）312は、コ
ンタクトホール302,303を夫々介してソース領域241、低
抵抗層26に接続し、ソース電圧をとる。第3,第４の配線
（ドレインライン）313,314は、コンタクトホール304,3
05を夫々介してドレイン領域252,253に夫々接続する。
第５の配線（接地電位ライン）315は、コンタクトホー
ル306,307を介してソース領域242、低抵抗層26に接続
し、ソース電位をとる。なお、前記ソース、ドレイン領
域間のチャネルと前記ゲート電極28…が交わる部分がト
ランジスタ部となる。
板21の表面にはフィールド酸化膜22が設けられ、このフ
ィールド酸化膜22で囲まれた基板21の素子領域23の表面
には、N+型のソース領域241,242、ドレイン領域251〜25
4及び高濃度（P+型）の拡散層（低抵抗層）26が設けら
れている。この低抵抗層26は後記ゲート電極と並行に設
けられる。前記素子領域23上には、ゲート絶縁膜27を介
して多結晶シリコンからなる複数のゲート電極（ゲート
信号線ライン）28が設けられている。これらゲート電極
28を含む基板上には層間絶縁膜29が設けられ、前記ソー
ス領域241,242、ドレイン領域251〜254及び低抵抗層26
に対応する層間絶縁膜29及びゲート絶縁膜27にはコンタ
クトホール301〜308が設けられている。前記層間絶縁膜
29上には、例えばAlからなる第１〜第６の配線311〜316
が設けられている。ここで、第１の配線（ドレインライ
ン）311はコンタクトホール301を介してドレイン領域25
1に接続する。第２の配線（接地電位ライン）312は、コ
ンタクトホール302,303を夫々介してソース領域241、低
抵抗層26に接続し、ソース電圧をとる。第3,第４の配線
（ドレインライン）313,314は、コンタクトホール304,3
05を夫々介してドレイン領域252,253に夫々接続する。
第５の配線（接地電位ライン）315は、コンタクトホー
ル306,307を介してソース領域242、低抵抗層26に接続
し、ソース電位をとる。なお、前記ソース、ドレイン領
域間のチャネルと前記ゲート電極28…が交わる部分がト
ランジスタ部となる。
しかして、本発明によれば、基板21と同電位の低抵抗層
26をゲート電極28と並行に設けるため、低抵抗層26の領
域はROM領域では第３図のようになり、低抵抗層26の領
域を従来より著しく広く確保できる。即ち、従来（第４
図）のと比べ第４の配線114が不要となる代りに縦の広
がりが増えるが、面積的には従来と同じで、低抵抗層26
の領域を広く確保できる。従って、基板の場所による電
位差が減少してしきい値電圧が安定し、誤動作が生じに
くくなる。
26をゲート電極28と並行に設けるため、低抵抗層26の領
域はROM領域では第３図のようになり、低抵抗層26の領
域を従来より著しく広く確保できる。即ち、従来（第４
図）のと比べ第４の配線114が不要となる代りに縦の広
がりが増えるが、面積的には従来と同じで、低抵抗層26
の領域を広く確保できる。従って、基板の場所による電
位差が減少してしきい値電圧が安定し、誤動作が生じに
くくなる。
なお、上記実施例は、基板と同導電型の低抵抗層の場合
について述べたが、これに限らない。例えば、Ｐチャネ
ルMOSトランジスタ及びＮチャネルMOSトランジスタの両
方を有した相補型MOS半導体装置においては、一方のト
ランジスタは一つの電極の基板上にあり、他方のそれは
は他のウエル層の上にある。従って、ウエル層上にある
トランジスタの場合は、上述の「基板」を「ウエル層」
と置き代えればよい。
について述べたが、これに限らない。例えば、Ｐチャネ
ルMOSトランジスタ及びＮチャネルMOSトランジスタの両
方を有した相補型MOS半導体装置においては、一方のト
ランジスタは一つの電極の基板上にあり、他方のそれは
は他のウエル層の上にある。従って、ウエル層上にある
トランジスタの場合は、上述の「基板」を「ウエル層」
と置き代えればよい。
以上詳述した如く本発明によれば、従来と同じパターン
面積で低抵抗層の面積を大きくし、もってしきい値電圧
を安定して誤動作を減少し得る半導体装置を提供でき
る。
面積で低抵抗層の面積を大きくし、もってしきい値電圧
を安定して誤動作を減少し得る半導体装置を提供でき
る。
【図面の簡単な説明】 第１図は本発明の一実施例に係るROMの部分パターン平
面図、第２図は第１図のＸ−Ｘ線に沿う断面図、第３図
は第１図のROMの低抵抗層を全領域にわたってみた平面
図、第４図は従来のROMの部分パターン平面図、第５図
は第４図のＸ−Ｘ線に沿う断面図、第６図は第４図のRO
Mの低抵抗層を全領域にわたってみた平面図である。 21……Ｎ型のシリコン基板、22……フィールド酸化膜、
23……素子領域、241,242……N+型のソース領域、251〜
254……N+型のドレイン領域、26……低抵抗層、28……
ゲート電極、29……層間絶縁膜、301〜308……コンタク
トホール、311〜316……配線。
面図、第２図は第１図のＸ−Ｘ線に沿う断面図、第３図
は第１図のROMの低抵抗層を全領域にわたってみた平面
図、第４図は従来のROMの部分パターン平面図、第５図
は第４図のＸ−Ｘ線に沿う断面図、第６図は第４図のRO
Mの低抵抗層を全領域にわたってみた平面図である。 21……Ｎ型のシリコン基板、22……フィールド酸化膜、
23……素子領域、241,242……N+型のソース領域、251〜
254……N+型のドレイン領域、26……低抵抗層、28……
ゲート電極、29……層間絶縁膜、301〜308……コンタク
トホール、311〜316……配線。
Claims (1)
- 【請求項１】半導体基板と、この基板表面に設けられた
ソース、ドレイン領域と、このソース、ドレイン領域間
の前記基板上にゲート絶縁膜を介して一方向に延在して
設けられた複数のゲート電極と、前記基板と同電位の電
源配線と、この電源配線と平行でかつ該電源配線と同層
に設けられた信号線と、前記基板表面にゲート電極と沿
って設けられ、かつ前記電源配線とコンタクトを介して
接続された基板と同導電型の低抵抗層とを具備すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054861A JPH0744229B2 (ja) | 1985-03-19 | 1985-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054861A JPH0744229B2 (ja) | 1985-03-19 | 1985-03-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214459A JPS61214459A (ja) | 1986-09-24 |
| JPH0744229B2 true JPH0744229B2 (ja) | 1995-05-15 |
Family
ID=12982368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054861A Expired - Lifetime JPH0744229B2 (ja) | 1985-03-19 | 1985-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744229B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210660A (ja) * | 1982-06-01 | 1983-12-07 | Seiko Epson Corp | 半導体装置 |
| JPS5966146A (ja) * | 1982-10-08 | 1984-04-14 | Toshiba Corp | 半導体集積回路装置 |
| JPS6018932A (ja) * | 1983-07-12 | 1985-01-31 | Seiko Epson Corp | 半導体装置 |
-
1985
- 1985-03-19 JP JP60054861A patent/JPH0744229B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214459A (ja) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |