JPS632152B2 - - Google Patents
Info
- Publication number
- JPS632152B2 JPS632152B2 JP56090082A JP9008281A JPS632152B2 JP S632152 B2 JPS632152 B2 JP S632152B2 JP 56090082 A JP56090082 A JP 56090082A JP 9008281 A JP9008281 A JP 9008281A JP S632152 B2 JPS632152 B2 JP S632152B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- wiring
- capacitance
- area
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は高集積MOSLSI、特に標準セル方
式MOSロジツクLSI、ゲートアレイ方式MOSロ
ジツクLSIなどにおいて、速度性能を低下するこ
となく、対ノイズ特性を向上することができるシ
リコン集積回路装置に関するものである。
式MOSロジツクLSI、ゲートアレイ方式MOSロ
ジツクLSIなどにおいて、速度性能を低下するこ
となく、対ノイズ特性を向上することができるシ
リコン集積回路装置に関するものである。
従来、メモリLSIおよびアートワークデザイン
によるロジツクLSIなどにおいては電源（VDD）
端子および接地（GND）端子に接続する拡散領
域の面積が全チツプ面積に占める割合は比較的大
きく、その拡散領域は接合容量として寄与するた
め、電源および接地電極の容量が大きく、対ノイ
ズ特性は比較的良好であつた。
によるロジツクLSIなどにおいては電源（VDD）
端子および接地（GND）端子に接続する拡散領
域の面積が全チツプ面積に占める割合は比較的大
きく、その拡散領域は接合容量として寄与するた
め、電源および接地電極の容量が大きく、対ノイ
ズ特性は比較的良好であつた。
一方、近年ロジツクLSI特にカスタムおよびセ
ミカスタムLSIなどにおいてはCAD技術を用いた
標準セル方式およびゲートアレイ方式の自動設計
が進み、高性能LSIが短期間に製造できるように
なつてきた。これらの方式のLSIはセル領域（標
準セル、内部ゲートセルが配置されている領域）
と配線領域が明確に分離されたチツプ構造を有し
ている。すなわち、 第１図は従来のロジツクLSIの一部を示す平面
図である。同図において、１は信号線用Al第１
配線２と信号線用Al第２配線３とのAl2層の配線
層あるいはAl配線層とポリシリコン配線層など
の縦横配線が素子間分離の目的とした厚い酸化膜
の上に形成された配線領域、４は電源（VDD）配
線５、接地（GND）配線６、電源用拡散領域
（右下り斜線部）７および接地用拡散領域（右上
り斜線部）８を備えたセル領域である。
ミカスタムLSIなどにおいてはCAD技術を用いた
標準セル方式およびゲートアレイ方式の自動設計
が進み、高性能LSIが短期間に製造できるように
なつてきた。これらの方式のLSIはセル領域（標
準セル、内部ゲートセルが配置されている領域）
と配線領域が明確に分離されたチツプ構造を有し
ている。すなわち、 第１図は従来のロジツクLSIの一部を示す平面
図である。同図において、１は信号線用Al第１
配線２と信号線用Al第２配線３とのAl2層の配線
層あるいはAl配線層とポリシリコン配線層など
の縦横配線が素子間分離の目的とした厚い酸化膜
の上に形成された配線領域、４は電源（VDD）配
線５、接地（GND）配線６、電源用拡散領域
（右下り斜線部）７および接地用拡散領域（右上
り斜線部）８を備えたセル領域である。
次のこの構成によるロジツクLSIにおいては斜
線部が電源―基板内および接地―基板間の主な容
量となる。一方配線領域１においては配線層が厚
い酸化膜上に存在する構造は配線にともなう浮遊
容量を減らし、LSIの高速化をはかる上要で必で
ある。そして、この配線領域１がLSIの高集積化
と共にチツプ全面積の大きな割合を占めるように
なり、例えば配線領域１はセル領域４の２〜３倍
にも達する。このため、電源用拡散領域および接
地用拡散領域はセル領域４のさらに一部分を占め
るにすぎないから、接地―基板間および電源―基
板間の容量はチツプ全体からみると、非常に小さ
な割合となる。このことは電源電極および接地電
極の基板に対する容量値が減少し、対ノイズ特性
を悪化する。
線部が電源―基板内および接地―基板間の主な容
量となる。一方配線領域１においては配線層が厚
い酸化膜上に存在する構造は配線にともなう浮遊
容量を減らし、LSIの高速化をはかる上要で必で
ある。そして、この配線領域１がLSIの高集積化
と共にチツプ全面積の大きな割合を占めるように
なり、例えば配線領域１はセル領域４の２〜３倍
にも達する。このため、電源用拡散領域および接
地用拡散領域はセル領域４のさらに一部分を占め
るにすぎないから、接地―基板間および電源―基
板間の容量はチツプ全体からみると、非常に小さ
な割合となる。このことは電源電極および接地電
極の基板に対する容量値が減少し、対ノイズ特性
を悪化する。
なお、この対ノイズ特性の悪化とは内部ドライ
バゲートおよび出力バツフアゲートなどの高速動
作がもたらす電源ライン、接地ラインの変動によ
るゲートの誤動作、基板電圧（VBB）内部発生の
場合における基板電位の不安定性に由来する動作
マージンの減少、および電源ラインに乗つた外来
雑音によつて、電源拡散領域（たとえばN+拡散
領域）、基板（たとえばP-）、接地領域（たとえ
ばN+）によつて構成するバイポーラトランジス
タがONすることによる電源ラインの破壊現象な
どが起きやすくなることを意味している。
バゲートおよび出力バツフアゲートなどの高速動
作がもたらす電源ライン、接地ラインの変動によ
るゲートの誤動作、基板電圧（VBB）内部発生の
場合における基板電位の不安定性に由来する動作
マージンの減少、および電源ラインに乗つた外来
雑音によつて、電源拡散領域（たとえばN+拡散
領域）、基板（たとえばP-）、接地領域（たとえ
ばN+）によつて構成するバイポーラトランジス
タがONすることによる電源ラインの破壊現象な
どが起きやすくなることを意味している。
そこで、電源および接地電極の容量を増加させ
る方法として、ゲート容量を用いる方法も提案さ
れている。このゲート容量は薄い酸化膜（400〜
1000Å）によつて形成される容量であり、単位面
積あたりの容量値は接合容量に比べて十分に大き
くできるが、雑音などによる破壊に弱いため、信
頼性が低い欠点があつた。
る方法として、ゲート容量を用いる方法も提案さ
れている。このゲート容量は薄い酸化膜（400〜
1000Å）によつて形成される容量であり、単位面
積あたりの容量値は接合容量に比べて十分に大き
くできるが、雑音などによる破壊に弱いため、信
頼性が低い欠点があつた。
したがつて、この発明の目的はチツプの広い部
分を占有する配線領域を有効に利用し、かつ配線
層につく浮遊容量を増加することなく、電源およ
び接地電極の容量を増加し、対ノイズ特性をよく
することができるシリコン集積回路装置を提供す
るものである。
分を占有する配線領域を有効に利用し、かつ配線
層につく浮遊容量を増加することなく、電源およ
び接地電極の容量を増加し、対ノイズ特性をよく
することができるシリコン集積回路装置を提供す
るものである。
このうな目的を達成するため、この発明はシリ
コン基板と、このシリコン基板内に形成したデバ
イスを平面的に分離すると共にその表面上にチツ
プ内部の配線用金属膜を支持する絶縁膜と、この
絶縁膜で覆われた基板表面領域の少なくとも一部
に形成した、前記シリコン基板と反対導電形の不
純物領域とを備え、この不純物領域を電源電極あ
るいは接地電極に接続するものであり、以下実施
例を用いて詳細に説明する。
コン基板と、このシリコン基板内に形成したデバ
イスを平面的に分離すると共にその表面上にチツ
プ内部の配線用金属膜を支持する絶縁膜と、この
絶縁膜で覆われた基板表面領域の少なくとも一部
に形成した、前記シリコン基板と反対導電形の不
純物領域とを備え、この不純物領域を電源電極あ
るいは接地電極に接続するものであり、以下実施
例を用いて詳細に説明する。
第２図はこの発明に係るシリコン集積回路装置
の一実施例を示すチツプの一部平面図であり、第
３図および第４図はその一部詳細な平面図および
縦構造図である。一例として、標準セル方式LSI
に実施した場合を示す。同図において、９は第４
図に示すように、選択酸化膜あるいはCAD法に
よる酸化膜で形成した厚い酸化膜１０（第４図参
照）の下に設け、第３図に示すように、前記電源
用拡散領域７に接続する第１埋込み拡散領域、１
１は第４図に示すように、選択酸化膜あるいは
CVD法による酸化膜で形成した厚い酸化膜１０
（第４図参照）の下に設け、前記接地用拡散領域
８に接続する第２埋込み拡散領域、１２はボンデ
イングパツトなどを含む入出力バツフア領域であ
る。
の一実施例を示すチツプの一部平面図であり、第
３図および第４図はその一部詳細な平面図および
縦構造図である。一例として、標準セル方式LSI
に実施した場合を示す。同図において、９は第４
図に示すように、選択酸化膜あるいはCAD法に
よる酸化膜で形成した厚い酸化膜１０（第４図参
照）の下に設け、第３図に示すように、前記電源
用拡散領域７に接続する第１埋込み拡散領域、１
１は第４図に示すように、選択酸化膜あるいは
CVD法による酸化膜で形成した厚い酸化膜１０
（第４図参照）の下に設け、前記接地用拡散領域
８に接続する第２埋込み拡散領域、１２はボンデ
イングパツトなどを含む入出力バツフア領域であ
る。
このように構成することにより、第１埋込み拡
散領域９および第２埋込み拡散領域１１はチツプ
のほぼ全域になるため、接合容量の形成に寄与
し、電源または接地電源と基板間の容量を増加す
ることができるため、対ノイズ特性をよくするこ
とができる。
散領域９および第２埋込み拡散領域１１はチツプ
のほぼ全域になるため、接合容量の形成に寄与
し、電源または接地電源と基板間の容量を増加す
ることができるため、対ノイズ特性をよくするこ
とができる。
なお、第４図に示すシリコン集積回路装置の縦
構造図において、１３はP-型の半導体基板、１
４はアイソレーシヨン領域である。この図に示す
ように、この拡散層による容量形式を、電源およ
び接地電極の両方に行つたが、LSIの使用条件そ
の他で、次のように、どちらか片方の電極に対す
る割合いを大きくして実施してもよいことはもち
ろんである。まず、半導体基板に、接地電極と異
なる電位（バツクゲート電圧）を与えて動作をさ
せるLSI、特にそのバツクゲート電圧をチツプ上
で発生するよようなLSIにおいては、LSIの動作
速度および動作電圧などの動作マージンを十分に
確保するためにはバツクゲート電圧の変動を少な
くすることが必要である。そして、基板と接地電
極間の容量を増加させれば、バツクゲート電圧の
変動を少なくできるため、この種のLSIにおいて
は接地電極に接地する第２埋込み拡散領域１１の
面積、および電源電極に接続する第１埋込み拡散
領域９の面積を共に増加するように実施すること
が望ましい。また、バツクゲート電圧を使用しな
いLSI、すなわち、半導体基板と接地電極の電位
が同一のLSIの場合には基板と接地電極間の容量
を増加させる必要はなく、電源電極に接続した第
１埋込み拡散領域９の面積を最大限に大きくし、
電源と基板間の容量を最大限に増加するように実
施することはもちろんである。
構造図において、１３はP-型の半導体基板、１
４はアイソレーシヨン領域である。この図に示す
ように、この拡散層による容量形式を、電源およ
び接地電極の両方に行つたが、LSIの使用条件そ
の他で、次のように、どちらか片方の電極に対す
る割合いを大きくして実施してもよいことはもち
ろんである。まず、半導体基板に、接地電極と異
なる電位（バツクゲート電圧）を与えて動作をさ
せるLSI、特にそのバツクゲート電圧をチツプ上
で発生するよようなLSIにおいては、LSIの動作
速度および動作電圧などの動作マージンを十分に
確保するためにはバツクゲート電圧の変動を少な
くすることが必要である。そして、基板と接地電
極間の容量を増加させれば、バツクゲート電圧の
変動を少なくできるため、この種のLSIにおいて
は接地電極に接地する第２埋込み拡散領域１１の
面積、および電源電極に接続する第１埋込み拡散
領域９の面積を共に増加するように実施すること
が望ましい。また、バツクゲート電圧を使用しな
いLSI、すなわち、半導体基板と接地電極の電位
が同一のLSIの場合には基板と接地電極間の容量
を増加させる必要はなく、電源電極に接続した第
１埋込み拡散領域９の面積を最大限に大きくし、
電源と基板間の容量を最大限に増加するように実
施することはもちろんである。
次に、第２図に示すシリコン集積回路装置の製
造方法について第５図ａ〜第５図ｄに示す工程を
参照して説明する。この製造例ではシリコンゲー
ト、選択酸化方式、ＮチヤネルMOSプロセスを
示す。まず、第５図ａに示すように、写真製版に
より、選択酸化膜の厚い酸化膜１０を形成する領
域の窒化膜１５を残し、イオン注入用保護酸化膜
１６上からアイソレーシヨンのためのＰ形不純物
のイオン注入（たとえばボロンイオン）を行う。
次に、第５図ｂに示すように、電源および接地電
極の容量を増加する拡散領域を作るために、レジ
ストマスク１７を用い、Ｎ形不純物のイオン（た
とえばヒ素（As）イオン）を注入する。このＮ
形不純物の濃度はアイソレーシヨン用Ｐ形不純物
をコンペンセイトできるだけの濃さが必要であ
る。次に、第５図ｃに示すように、選択酸化を行
い、厚い酸化膜１０（たとえば1.2〜1.5μm）を作
ると共に拡散領域を形成する。通常、選択酸化膜
を形成するためには長時間の熱処理が必要である
ため、ドライブ時間が長くても拡散が速く進行し
ないヒ素（As）のようなＮ形不純物が望ましい。
次に、第５図ｄに示すように、通常の選択酸化プ
ロセスを行なうことにより、ほぼ完成した構造に
することができる。なお、１８は上積み酸化膜、
１９はゲートポリシリコンである。また、二層目
のアルミ配線層およびパツシベーシヨン膜は図示
していないが、設けられていることはもちろんで
ある。
造方法について第５図ａ〜第５図ｄに示す工程を
参照して説明する。この製造例ではシリコンゲー
ト、選択酸化方式、ＮチヤネルMOSプロセスを
示す。まず、第５図ａに示すように、写真製版に
より、選択酸化膜の厚い酸化膜１０を形成する領
域の窒化膜１５を残し、イオン注入用保護酸化膜
１６上からアイソレーシヨンのためのＰ形不純物
のイオン注入（たとえばボロンイオン）を行う。
次に、第５図ｂに示すように、電源および接地電
極の容量を増加する拡散領域を作るために、レジ
ストマスク１７を用い、Ｎ形不純物のイオン（た
とえばヒ素（As）イオン）を注入する。このＮ
形不純物の濃度はアイソレーシヨン用Ｐ形不純物
をコンペンセイトできるだけの濃さが必要であ
る。次に、第５図ｃに示すように、選択酸化を行
い、厚い酸化膜１０（たとえば1.2〜1.5μm）を作
ると共に拡散領域を形成する。通常、選択酸化膜
を形成するためには長時間の熱処理が必要である
ため、ドライブ時間が長くても拡散が速く進行し
ないヒ素（As）のようなＮ形不純物が望ましい。
次に、第５図ｄに示すように、通常の選択酸化プ
ロセスを行なうことにより、ほぼ完成した構造に
することができる。なお、１８は上積み酸化膜、
１９はゲートポリシリコンである。また、二層目
のアルミ配線層およびパツシベーシヨン膜は図示
していないが、設けられていることはもちろんで
ある。
以上詳細に説明したように、この発明に係るシ
リコン集積回路装置によればチツプの広い部分を
占有する配線領域を有効に利用して、電源およ
び／あるいは接地電極の容量を増加することがで
き、対ノイズ特性をよくすることができる効果が
ある。
リコン集積回路装置によればチツプの広い部分を
占有する配線領域を有効に利用して、電源およ
び／あるいは接地電極の容量を増加することがで
き、対ノイズ特性をよくすることができる効果が
ある。
第１図は従来のロジツクLSIの一部を示す平面
図、第２図はこの発明に係るシリコン集積回路装
置の一実施例を示すチツプの一部平面図、第３図
および第４図は第２図に示すシリコン集積回路装
置の一部詳細な平面図および縦構造図、第５図ａ
〜第５図ｄは第２図に示すシリコン集積回路装置
の製造方法を工程順に示す断面図である。 １……配線領域、２……信号線用Al第１配線、
３……信号線用Al第２配線、４……セル領域、
５……電源（VDD）配線、６……接地（GND）配
線、７……電源用拡散領域、８……接地用拡散領
域、９……第１埋込み拡散領域、１０……厚い酸
化膜、１１……第２埋込み拡散領域、１２……入
出力バツフア領域、１３……P-型の半導体基板、
１４……アインレーシヨン領域、１５……窒化
膜、１６……イオン注入用保護酸化膜、１７……
レジストマスク、１８……上積み酸化膜、１９…
…ゲートポリシリコン。なお、図中、同一符号は
同一または相当部分を示す。
図、第２図はこの発明に係るシリコン集積回路装
置の一実施例を示すチツプの一部平面図、第３図
および第４図は第２図に示すシリコン集積回路装
置の一部詳細な平面図および縦構造図、第５図ａ
〜第５図ｄは第２図に示すシリコン集積回路装置
の製造方法を工程順に示す断面図である。 １……配線領域、２……信号線用Al第１配線、
３……信号線用Al第２配線、４……セル領域、
５……電源（VDD）配線、６……接地（GND）配
線、７……電源用拡散領域、８……接地用拡散領
域、９……第１埋込み拡散領域、１０……厚い酸
化膜、１１……第２埋込み拡散領域、１２……入
出力バツフア領域、１３……P-型の半導体基板、
１４……アインレーシヨン領域、１５……窒化
膜、１６……イオン注入用保護酸化膜、１７……
レジストマスク、１８……上積み酸化膜、１９…
…ゲートポリシリコン。なお、図中、同一符号は
同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板と、このシリコン基板内に形成
したデバイスを平面的に分離すると共にその表面
上にチツプ内部の配線用金属膜を支持する絶縁膜
と、この絶縁膜で覆われた基板表面領域の少なく
とも一部に形成した、前記シリコン基板と反対導
電形の不純物領域とを備え、この不純物領域を電
源電極あるいは接地電極に接続することを特徴と
するシリコン集積回路装置。 ２ 前記不純物領域を電源電極または接地電極の
どちらか一方に接続することを特徴とする特許請
求の範囲第１項記載のシリコン集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56090082A JPS57202773A (en) | 1981-06-08 | 1981-06-08 | Silicon integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56090082A JPS57202773A (en) | 1981-06-08 | 1981-06-08 | Silicon integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57202773A JPS57202773A (en) | 1982-12-11 |
| JPS632152B2 true JPS632152B2 (ja) | 1988-01-18 |
Family
ID=13988594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56090082A Granted JPS57202773A (en) | 1981-06-08 | 1981-06-08 | Silicon integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57202773A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692099B2 (ja) * | 1988-01-14 | 1997-12-17 | 日本電気株式会社 | マスタースライス方式の集積回路 |
| JP2723539B2 (ja) * | 1988-06-10 | 1998-03-09 | 日本電気株式会社 | マスタースライス型半導体装置 |
| JPH0548020A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1981
- 1981-06-08 JP JP56090082A patent/JPS57202773A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57202773A (en) | 1982-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6208010B1 (en) | Semiconductor memory device | |
| JP3057661B2 (ja) | 半導体装置 | |
| US4962052A (en) | Method for producing semiconductor integrated circuit device | |
| US6864559B2 (en) | Semiconductor memory device | |
| KR920003676B1 (ko) | 반도체 장치 | |
| US4733285A (en) | Semiconductor device with input and/or output protective circuit | |
| US6423588B1 (en) | Method of manufacturing semiconductor integrated circuit device | |
| JPH0786430A (ja) | 半導体装置およびその製造方法 | |
| US4780751A (en) | Semiconductor integrated circuit device | |
| JPH1084083A (ja) | 静電気保護回路を備えた半導体装置 | |
| JPH0150114B2 (ja) | ||
| JP2900908B2 (ja) | 半導体装置およびその製造方法 | |
| EP0066429A2 (en) | Semiconductor memory | |
| JPH08139206A (ja) | 半導体装置およびその製造方法 | |
| JPH02110976A (ja) | 絶縁ゲート型半導体装置 | |
| JPH0278230A (ja) | 半導体集積回路装置 | |
| JPS62136867A (ja) | 半導体装置 | |
| JPS6362904B2 (ja) | ||
| JP2509930B2 (ja) | 半導体集積回路装置 | |
| US6429469B1 (en) | Optical Proximity Correction Structures Having Decoupling Capacitors | |
| JPH0474858B2 (ja) | ||
| JPH0481335B2 (ja) | ||
| JP3076248B2 (ja) | 半導体記憶回路 | |
| JP2544419B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2680846B2 (ja) | 半導体記憶装置 |