JPH05308078A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05308078A JPH05308078A JP4136232A JP13623292A JPH05308078A JP H05308078 A JPH05308078 A JP H05308078A JP 4136232 A JP4136232 A JP 4136232A JP 13623292 A JP13623292 A JP 13623292A JP H05308078 A JPH05308078 A JP H05308078A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は埋込層の上方向の拡散の影響
を受けずにベース幅の制御を正確にできる横型バイポー
ラトランジスタの製造方法を提供するものである。 【構成】 図１（ｂ）に示すように、コレクタ形成予定
領域にトレンチ１０１を開口した後、Ｎ型不純物が斜め
にイオン注入されてコレクタ領域１２を形成する。次
に、図１（ｃ）に示すように、エミッタ形成予定領域に
トレンチ１０２を開口し、Ｎ型不純物が斜めにイオン注
入されてエミッタ領域１４が形成される。 【効果】 コレクタ領域１２とエミッタ領域１４は横方
向にベース領域１０を挟んで形成されるので、Ｎ+拡散
層１がオートドーピングで上方向に拡張されても、ベー
ス幅は影響を受けない。
を受けずにベース幅の制御を正確にできる横型バイポー
ラトランジスタの製造方法を提供するものである。 【構成】 図１（ｂ）に示すように、コレクタ形成予定
領域にトレンチ１０１を開口した後、Ｎ型不純物が斜め
にイオン注入されてコレクタ領域１２を形成する。次
に、図１（ｃ）に示すように、エミッタ形成予定領域に
トレンチ１０２を開口し、Ｎ型不純物が斜めにイオン注
入されてエミッタ領域１４が形成される。 【効果】 コレクタ領域１２とエミッタ領域１４は横方
向にベース領域１０を挟んで形成されるので、Ｎ+拡散
層１がオートドーピングで上方向に拡張されても、ベー
ス幅は影響を受けない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラトランジスタとＣＭＯＳトランジ
スタとを同一半導体基板上に混載したＢｉ−ＣＭＯＳ集
積回路の製造方法に関する。
関し、特にバイポーラトランジスタとＣＭＯＳトランジ
スタとを同一半導体基板上に混載したＢｉ−ＣＭＯＳ集
積回路の製造方法に関する。
【０００２】
【従来の技術】図４，図５，図６は従来のＢｉ−ＣＭＯ
Ｓ集積回路の製造方法の工程を示す断面図である。以
下、従来の製造方法を説明する。
Ｓ集積回路の製造方法の工程を示す断面図である。以
下、従来の製造方法を説明する。
【０００３】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板にＮ+埋込層１とＰ+埋込層２を形成した後、Ｎ
型エピタキシャル層３を約１．６μｍ成長させ、続いて
チャネルストッパ用高濃度Ｐ+拡散層４を形成する。次
に、通常の選択酸化工程により素子分離を行う。続いて
Ｎウェル領域５，Ｐウェル領域６，チャネル領域７を形
成した後、ゲート酸化膜８を約１５ｎｍ成長させる。次
に、ＮＰＮバイポーラトランジスタのコレクタ拡散層を
形成すべき領域のみゲート酸化膜を除去し、続いてポリ
シリコン膜１５を成長させる。この後、リンをＰＯＣｌ
3（塩化ホスホリル）雰囲気中で拡散させコレクタ領域
Ｎ+拡散層１２を形成する。
コン基板にＮ+埋込層１とＰ+埋込層２を形成した後、Ｎ
型エピタキシャル層３を約１．６μｍ成長させ、続いて
チャネルストッパ用高濃度Ｐ+拡散層４を形成する。次
に、通常の選択酸化工程により素子分離を行う。続いて
Ｎウェル領域５，Ｐウェル領域６，チャネル領域７を形
成した後、ゲート酸化膜８を約１５ｎｍ成長させる。次
に、ＮＰＮバイポーラトランジスタのコレクタ拡散層を
形成すべき領域のみゲート酸化膜を除去し、続いてポリ
シリコン膜１５を成長させる。この後、リンをＰＯＣｌ
3（塩化ホスホリル）雰囲気中で拡散させコレクタ領域
Ｎ+拡散層１２を形成する。
【０００４】次に、図４（ｂ）に示すように、ポリシリ
コン膜１５を選択除去してゲート電極１５−１、コレク
タ電極１５−２を形成する。
コン膜１５を選択除去してゲート電極１５−１、コレク
タ電極１５−２を形成する。
【０００５】次に、図５（ａ）に示すように、イオン注
入によりＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
それぞれのソース，ドレイン低濃度拡散層１６を形成し
た後、フォトレジスト膜９をマスクとして使用し、ＮＰ
Ｎバイポーラトランジスタのベースとなるべき領域にボ
ロンイオンを例えばエネルギー３０ｋｅＶ、ドーズ量約
２．０×１０13ｃｍ-2の条件で注入しＰ型ベース領域１
０を形成する。
入によりＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
それぞれのソース，ドレイン低濃度拡散層１６を形成し
た後、フォトレジスト膜９をマスクとして使用し、ＮＰ
Ｎバイポーラトランジスタのベースとなるべき領域にボ
ロンイオンを例えばエネルギー３０ｋｅＶ、ドーズ量約
２．０×１０13ｃｍ-2の条件で注入しＰ型ベース領域１
０を形成する。
【０００６】次に、図５（ｂ）に示すように、全面に酸
化シリコン膜１７を成長し、エッチバック法によりサイ
ドウォールを形成した後、全面に酸化シリコン膜１８を
約２５ｎｍ成長させる。次に、フォトレジスト膜（図示
せず）をマスクとして使用し、ＮＭＯＳトランジスタの
ソース，ドレインとなるべき部分に砒素イオンを、例え
ばエネルギー７０ｋｅＶ、ドーズ量約１．０×１０16ｃ
ｍ-2の条件で注入してソース，ドレインＮ+拡散層２０
を形成する。
化シリコン膜１７を成長し、エッチバック法によりサイ
ドウォールを形成した後、全面に酸化シリコン膜１８を
約２５ｎｍ成長させる。次に、フォトレジスト膜（図示
せず）をマスクとして使用し、ＮＭＯＳトランジスタの
ソース，ドレインとなるべき部分に砒素イオンを、例え
ばエネルギー７０ｋｅＶ、ドーズ量約１．０×１０16ｃ
ｍ-2の条件で注入してソース，ドレインＮ+拡散層２０
を形成する。
【０００７】次に、図６（ａ）に示すように、フォトレ
ジスト膜２１をマスクとして使用し、ＰＭＯＳトランジ
スタのソース，ドレインとなるべき部分およびＮＰＮバ
イポーラトランジスタのベースとなるべき部分に、ボロ
ンイオンを例えばエネルギー７０ｋｅＶ、ドーズ量約
５．０×１０15ｃｍ-2の条件で注入し、ソース，ドレイ
ンＰ+拡散層２２およびベースＰ+拡散層２３を形成す
る。
ジスト膜２１をマスクとして使用し、ＰＭＯＳトランジ
スタのソース，ドレインとなるべき部分およびＮＰＮバ
イポーラトランジスタのベースとなるべき部分に、ボロ
ンイオンを例えばエネルギー７０ｋｅＶ、ドーズ量約
５．０×１０15ｃｍ-2の条件で注入し、ソース，ドレイ
ンＰ+拡散層２２およびベースＰ+拡散層２３を形成す
る。
【０００８】次に、図６（ｂ）に示すように、ＮＰＮバ
イポーラトランジスタのエミッタとなるべき部分の酸化
シリコン膜８を選択的に除去した後、ポリシリコン膜２
４を形成し、続いて砒素イオンを、例えばエネルギー７
０ｋｅＶ、ドーズ量約１．５×１０16ｃｍ-2の条件で注
入し、熱処理を行うことによりエミッタＮ+拡散層１４
を形成する。次いで、図６（ｃ）に示すように、エミッ
タ１４に接する部分を残してポリシリコン２４を除去
し、エミッタ電極２４を形成し、その後、層間絶縁膜と
して例えばＰＳＧ膜を成長し、ＭＯＳトランジスタ及び
バイポーラトランジスタの電極部分を開口してアルミニ
ウムによる配線加工を施すことにより、所望の半導体装
置を得る。
イポーラトランジスタのエミッタとなるべき部分の酸化
シリコン膜８を選択的に除去した後、ポリシリコン膜２
４を形成し、続いて砒素イオンを、例えばエネルギー７
０ｋｅＶ、ドーズ量約１．５×１０16ｃｍ-2の条件で注
入し、熱処理を行うことによりエミッタＮ+拡散層１４
を形成する。次いで、図６（ｃ）に示すように、エミッ
タ１４に接する部分を残してポリシリコン２４を除去
し、エミッタ電極２４を形成し、その後、層間絶縁膜と
して例えばＰＳＧ膜を成長し、ＭＯＳトランジスタ及び
バイポーラトランジスタの電極部分を開口してアルミニ
ウムによる配線加工を施すことにより、所望の半導体装
置を得る。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法は、コレクタＮ+埋込層
が、エピタキシャル成長時のオートドーピングや、その
後の酸化、拡散などの熱処理工程を経ることにより、上
方向に拡張するため、バイポーラトランジスタの特性の
制御性が悪く、また、コレクタ−ベース間耐圧が低くな
るといった問題点を有する。
た従来の半導体装置の製造方法は、コレクタＮ+埋込層
が、エピタキシャル成長時のオートドーピングや、その
後の酸化、拡散などの熱処理工程を経ることにより、上
方向に拡張するため、バイポーラトランジスタの特性の
制御性が悪く、また、コレクタ−ベース間耐圧が低くな
るといった問題点を有する。
【００１０】また、コレクタＮ+拡散層１２とエミッタ
Ｎ+拡散層１４を形成する際、それぞれ別々のポリシリ
コン１５，２４を使用するため製造工程が複雑になると
いう問題点も有している。
Ｎ+拡散層１４を形成する際、それぞれ別々のポリシリ
コン１５，２４を使用するため製造工程が複雑になると
いう問題点も有している。
【００１１】
【課題を解決するための手段】本発明の要旨は、Ｐ型シ
リコン基板にＮ+埋込層を形成した後にＮ型エピタキシ
ャル層を成長させ続いてＰ型ベース領域を形成する工程
と、前記ベース領域上のコレクタ形成予定領域にトレン
チを形成し斜め方向からイオンを注入してコレクタ領域
を形成する工程と、前記ベース領域上方のエミッタ形成
予定領域にトレンチを形成し斜め方向からイオンを注入
してエミッタ領域を形成する工程と、全面にポリシリコ
ン膜を堆積してイオン注入を行った後にエッチングによ
りエミッタ電極とコレクタ電極を同時に形成する工程と
を含むことである。
リコン基板にＮ+埋込層を形成した後にＮ型エピタキシ
ャル層を成長させ続いてＰ型ベース領域を形成する工程
と、前記ベース領域上のコレクタ形成予定領域にトレン
チを形成し斜め方向からイオンを注入してコレクタ領域
を形成する工程と、前記ベース領域上方のエミッタ形成
予定領域にトレンチを形成し斜め方向からイオンを注入
してエミッタ領域を形成する工程と、全面にポリシリコ
ン膜を堆積してイオン注入を行った後にエッチングによ
りエミッタ電極とコレクタ電極を同時に形成する工程と
を含むことである。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１〜図２は本発明の第１実施例に係る製
造方法の工程順を示す断面図である。
て説明する。図１〜図２は本発明の第１実施例に係る製
造方法の工程順を示す断面図である。
【００１３】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１００にＮ+埋込層１、Ｐ+埋込層２を形成した
後、Ｎ型エピタキシャル層３を約１．６μｍ成長し、続
いてチャネルストッパ用高濃度Ｐ+拡散層４を形成す
る。通常の選択酸化工程により素子分離を行う。続いて
Ｎウェル領域５とＰウェル領域６とチャネル領域７とを
形成した後、ゲート酸化膜８を約１５ｎｍ成長させる。
次に、フォトレジスト膜９をマスクとして使用し、ＮＰ
Ｎバイポーラトランジスタのベースとなるべき領域にボ
ロンイオンを例えばエネルギー１５０ｋｅＶ、ドーズ量
約４．０×１０12ｃｍ-2の条件で注入しＰ型ベース領域
１０を形成する。
コン基板１００にＮ+埋込層１、Ｐ+埋込層２を形成した
後、Ｎ型エピタキシャル層３を約１．６μｍ成長し、続
いてチャネルストッパ用高濃度Ｐ+拡散層４を形成す
る。通常の選択酸化工程により素子分離を行う。続いて
Ｎウェル領域５とＰウェル領域６とチャネル領域７とを
形成した後、ゲート酸化膜８を約１５ｎｍ成長させる。
次に、フォトレジスト膜９をマスクとして使用し、ＮＰ
Ｎバイポーラトランジスタのベースとなるべき領域にボ
ロンイオンを例えばエネルギー１５０ｋｅＶ、ドーズ量
約４．０×１０12ｃｍ-2の条件で注入しＰ型ベース領域
１０を形成する。
【００１４】次に、図１（ｂ）に示すように、ＮＰＮバ
イポーラトランジスタのコレクタ部分のみを開口したフ
ォトレジスト膜１１をパターニングし、これをマスクと
して使用してドライエッチングを行うことにより、コレ
クタ領域に例えば深さ０．５μｍのトレンチ１０１を開
口する。続いて、リンイオンを、例えばエネルギー２２
０ｋｅＶ、ドーズ量約３．５×１０14ｃｍ-2、注入角度
を垂直方向に対して１８゜で注入してコレクタ領域１２
を形成する。
イポーラトランジスタのコレクタ部分のみを開口したフ
ォトレジスト膜１１をパターニングし、これをマスクと
して使用してドライエッチングを行うことにより、コレ
クタ領域に例えば深さ０．５μｍのトレンチ１０１を開
口する。続いて、リンイオンを、例えばエネルギー２２
０ｋｅＶ、ドーズ量約３．５×１０14ｃｍ-2、注入角度
を垂直方向に対して１８゜で注入してコレクタ領域１２
を形成する。
【００１５】次に、図１（ｃ）に示すように、ＮＰＮバ
イポーラトランジスタのエミッタ部分のみを開口したフ
ォトレジスト膜１３をパターニングし、これをマスクと
して使用してドライエッチングを行うことにより、エミ
ッタ領域に例えば深さ０．２５μｍのトレンチ１０２開
口する。続いて、リンイオンを、例えばエネルギー２２
０ｋｅＶ、ドーズ量約３．５×１０14ｃｍ-2、注入角度
を垂直方向に対して１８゜で注入し、エミッタ領域１４
を形成する。
イポーラトランジスタのエミッタ部分のみを開口したフ
ォトレジスト膜１３をパターニングし、これをマスクと
して使用してドライエッチングを行うことにより、エミ
ッタ領域に例えば深さ０．２５μｍのトレンチ１０２開
口する。続いて、リンイオンを、例えばエネルギー２２
０ｋｅＶ、ドーズ量約３．５×１０14ｃｍ-2、注入角度
を垂直方向に対して１８゜で注入し、エミッタ領域１４
を形成する。
【００１６】次に、図２（ａ）に示すように、リン注入
を行ったポリシリコン膜を選択除去してゲート電極１５
−１、コレクタ電極１５−２、エミッタ電極１５−３を
同時に形成する。
を行ったポリシリコン膜を選択除去してゲート電極１５
−１、コレクタ電極１５−２、エミッタ電極１５−３を
同時に形成する。
【００１７】次に、図２（ｂ）に示すように、イオン注
入によりＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
それぞれのソース、ドレイン低濃度拡散層１６を形成し
た後、全面に酸化シリコン膜１７を成長し、エッチバッ
ク法によりサイドウォールを形成する。全面に酸化シリ
コン膜１８を約２５ｎｍ成長させた後、フォトレジスト
膜１９をマスクとして使用し、ＮＭＯＳトランジスタの
ソース，ドレインとなるべき部分に砒素イオンを、例え
ばエネルギー７０ｋｅＶ、ドーズ量約１．０×１０16ｃ
ｍ-2の条件で注入し、ソース，ドレインＮ+拡散層２０
を形成する。
入によりＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
それぞれのソース、ドレイン低濃度拡散層１６を形成し
た後、全面に酸化シリコン膜１７を成長し、エッチバッ
ク法によりサイドウォールを形成する。全面に酸化シリ
コン膜１８を約２５ｎｍ成長させた後、フォトレジスト
膜１９をマスクとして使用し、ＮＭＯＳトランジスタの
ソース，ドレインとなるべき部分に砒素イオンを、例え
ばエネルギー７０ｋｅＶ、ドーズ量約１．０×１０16ｃ
ｍ-2の条件で注入し、ソース，ドレインＮ+拡散層２０
を形成する。
【００１８】次に、図２（ｃ）に示すように、フォトレ
ジスト膜２１をマスクとして使用し、ＰＭＯＳトランジ
スタのソース，ドレインとなるべき部分およびＮＰＮバ
イポーラトランジスタのベースとなるべき部分にボロン
イオンを、例えばエネルギー７０ｋｅＶ、ドーズ量約
５．０×１０15ｃｍ-2の条件で注入し、ソース，ドレイ
ンＰ+拡散層２２及びベースＰ+拡散層２３を形成する。
ジスト膜２１をマスクとして使用し、ＰＭＯＳトランジ
スタのソース，ドレインとなるべき部分およびＮＰＮバ
イポーラトランジスタのベースとなるべき部分にボロン
イオンを、例えばエネルギー７０ｋｅＶ、ドーズ量約
５．０×１０15ｃｍ-2の条件で注入し、ソース，ドレイ
ンＰ+拡散層２２及びベースＰ+拡散層２３を形成する。
【００１９】次いで、層間絶縁膜として例えばＰＳＧ膜
を成長し、ＭＯＳトランジスタ及びバイポーラトランジ
スタの電極部分を開口し、アルミニウムによる配線加工
を施すことにより、所望の半導体装置を得る。
を成長し、ＭＯＳトランジスタ及びバイポーラトランジ
スタの電極部分を開口し、アルミニウムによる配線加工
を施すことにより、所望の半導体装置を得る。
【００２０】この構造によるとコレクタＮ+埋込層１
が、エピタキシャル成長時のオートドーピングや、その
後の酸化、拡散などの熱処理工程によって、上方向に拡
散しても、横型のバイポーラのため、ベースはＮ型領域
１２，１４の間隔で決まり、バイポーラトランジスタの
特性には影響を与えない。
が、エピタキシャル成長時のオートドーピングや、その
後の酸化、拡散などの熱処理工程によって、上方向に拡
散しても、横型のバイポーラのため、ベースはＮ型領域
１２，１４の間隔で決まり、バイポーラトランジスタの
特性には影響を与えない。
【００２１】また、本実施例では、コレクタ領域１２及
びエミッタ領域１４の横方向への広がりを斜めイオン注
入の入射角とエネルギー条件を用いて制御している。図
１（ｂ）において、例えばゲート酸化膜８の厚さを１μ
ｍ、コレクタ部分のトレンチ１０１の深さを０．５μ
ｍ、トレンチ１０１の幅を０．５μｍ、コレクタリン注
入をエネルギー２２０ｋｅＶ、ドーズ量約３．５×１０
14ｃｍ-2、注入角度を垂直方向に対し１８゜で行えば、
コレクタ領域１２の横方向の長さを約０．２μｍと設定
することができ、ここで仮に約０．２μｍとしておく
と、コレクタとエミッタ間隔を０．５μｍとしたとき、
ベース幅は約０．１μｍに設定することができる。
びエミッタ領域１４の横方向への広がりを斜めイオン注
入の入射角とエネルギー条件を用いて制御している。図
１（ｂ）において、例えばゲート酸化膜８の厚さを１μ
ｍ、コレクタ部分のトレンチ１０１の深さを０．５μ
ｍ、トレンチ１０１の幅を０．５μｍ、コレクタリン注
入をエネルギー２２０ｋｅＶ、ドーズ量約３．５×１０
14ｃｍ-2、注入角度を垂直方向に対し１８゜で行えば、
コレクタ領域１２の横方向の長さを約０．２μｍと設定
することができ、ここで仮に約０．２μｍとしておく
と、コレクタとエミッタ間隔を０．５μｍとしたとき、
ベース幅は約０．１μｍに設定することができる。
【００２２】このようにコレクタ領域１２およびエミッ
タ領域１４の横方向への広がりを斜めイオン注入の入射
角とエネルギー条件を用いて制御でき、ベース幅を縦型
バイポーラと同等の幅に設定できるので、横型バイポー
ラで縦型バイポーラと同等の性能を出すことができる。
しかも、横型バイポーラのためコレクタＮ+埋込層１の
上方向拡散の影響を受けず、トランジスタ特性の制御性
を向上させることができる。
タ領域１４の横方向への広がりを斜めイオン注入の入射
角とエネルギー条件を用いて制御でき、ベース幅を縦型
バイポーラと同等の幅に設定できるので、横型バイポー
ラで縦型バイポーラと同等の性能を出すことができる。
しかも、横型バイポーラのためコレクタＮ+埋込層１の
上方向拡散の影響を受けず、トランジスタ特性の制御性
を向上させることができる。
【００２３】また、本実施例の製造方法によれば、ゲー
ト電極１５−１を作るのと同時にコレクタ電極１５−
２、エミッタ電極１５−３を作ることができるので、従
来に対して製造工程を１リソグラフィ工程分削減するこ
とができ、製造期間を短くすることができると共に工程
を簡素化できる。
ト電極１５−１を作るのと同時にコレクタ電極１５−
２、エミッタ電極１５−３を作ることができるので、従
来に対して製造工程を１リソグラフィ工程分削減するこ
とができ、製造期間を短くすることができると共に工程
を簡素化できる。
【００２４】次に、本発明の第２実施例であるＢｉＣＭ
ＯＳ集積回路の製造方法について図面を参照して説明す
る。図３（ａ）〜（ｃ）は本発明の第２実施例を説明す
るため工程順に示す断面図である。
ＯＳ集積回路の製造方法について図面を参照して説明す
る。図３（ａ）〜（ｃ）は本発明の第２実施例を説明す
るため工程順に示す断面図である。
【００２５】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板２００にＮ+埋込層１とＰ+埋込層２とを形成し
た後、Ｎ型エピタキシャル層３を約１．６μｍ成長さ
せ、続いてチャネルストッパー用高濃度Ｐ+拡散層４を
形成する。通常の選択酸化工程により素子分離を行う。
続いて、Ｎウェル領域５、Ｐウェル領域６、チャネル領
域７を形成した後、ゲート酸化膜８を約１５ｎｍ成長さ
せる。次に、フォトレジスト膜９をマスクとして使用
し、ＮＰＮバイポーラトランジスタのベースとなるべき
領域にボロンイオンを例えばエネルギー１５０ｋｅＶ、
ドーズ量約４．０×１０12ｃｍ-2の条件で注入しＰ型ベ
ース領域１０を形成する。
コン基板２００にＮ+埋込層１とＰ+埋込層２とを形成し
た後、Ｎ型エピタキシャル層３を約１．６μｍ成長さ
せ、続いてチャネルストッパー用高濃度Ｐ+拡散層４を
形成する。通常の選択酸化工程により素子分離を行う。
続いて、Ｎウェル領域５、Ｐウェル領域６、チャネル領
域７を形成した後、ゲート酸化膜８を約１５ｎｍ成長さ
せる。次に、フォトレジスト膜９をマスクとして使用
し、ＮＰＮバイポーラトランジスタのベースとなるべき
領域にボロンイオンを例えばエネルギー１５０ｋｅＶ、
ドーズ量約４．０×１０12ｃｍ-2の条件で注入しＰ型ベ
ース領域１０を形成する。
【００２６】次に、図３（ｂ）に示すように、ＮＰＮバ
イポーラトランジスタのコレクタ部分及びエミッタ部分
のみを開口したフォトレジスト膜１１をパターニング
し、マスクとして使用し、ドライエッチングを行うこと
により、コレクタ領域及びエミッタ領域に例えば深さ
０．５μｍのトレンチ２０１，２０２を開口する。続い
て、リンイオンを、例えば２２０ｋｅＶ、ドーズ量約
３．５×１０14ｃｍ-2、注入角度を垂直方向に対して１
８゜で注入し、コレクタ領域１２，エミッタ領域１４を
同時に形成する。
イポーラトランジスタのコレクタ部分及びエミッタ部分
のみを開口したフォトレジスト膜１１をパターニング
し、マスクとして使用し、ドライエッチングを行うこと
により、コレクタ領域及びエミッタ領域に例えば深さ
０．５μｍのトレンチ２０１，２０２を開口する。続い
て、リンイオンを、例えば２２０ｋｅＶ、ドーズ量約
３．５×１０14ｃｍ-2、注入角度を垂直方向に対して１
８゜で注入し、コレクタ領域１２，エミッタ領域１４を
同時に形成する。
【００２７】次に、図３（ｃ）に示すように、リン拡散
を行ったポリシリコン膜を選択除去して、ゲート電極１
５−１、コレクタ電極１５−２、エミッタ電極１５−３
を形成する。
を行ったポリシリコン膜を選択除去して、ゲート電極１
５−１、コレクタ電極１５−２、エミッタ電極１５−３
を形成する。
【００２８】以下の工程は第１実施例と同様に行うこと
により、所望の半導体装置が得られる。
により、所望の半導体装置が得られる。
【００２９】この製造方法により第１実施例と同様の効
果が得られると共に、コレクタ部分とエミッタ部分を同
じマスクで同時に形成するため、両者の目合わせの精度
を必要とせず、さらに正確にベース幅を制御することが
できる。
果が得られると共に、コレクタ部分とエミッタ部分を同
じマスクで同時に形成するため、両者の目合わせの精度
を必要とせず、さらに正確にベース幅を制御することが
できる。
【００３０】また、コレクタ部分とエミッタ部分のトレ
ンチを同時に開口するため第１実施例からさらに１回分
のリソグラフィ工程を削減でき、従来に対して合計２回
分のリソグラフィ工程を削減することができ、製造期間
を短くすることができる。
ンチを同時に開口するため第１実施例からさらに１回分
のリソグラフィ工程を削減でき、従来に対して合計２回
分のリソグラフィ工程を削減することができ、製造期間
を短くすることができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、バ
イポーラトランジスタとＣＭＯＳ素子とを備えた半導体
装置を製造する際、バイポーラトランジスタのベース領
域上にトレンチを開口し、斜めイオン注入を行ってコレ
クタ領域及びエミッタ領域を形成するといった製造方法
により、コレクタＮ+埋込層の上方向拡散の影響を受け
ず、また、ベース幅の制御も正確にできる。横型バイポ
ーラトランジスタを製造することができる。
イポーラトランジスタとＣＭＯＳ素子とを備えた半導体
装置を製造する際、バイポーラトランジスタのベース領
域上にトレンチを開口し、斜めイオン注入を行ってコレ
クタ領域及びエミッタ領域を形成するといった製造方法
により、コレクタＮ+埋込層の上方向拡散の影響を受け
ず、また、ベース幅の制御も正確にできる。横型バイポ
ーラトランジスタを製造することができる。
【００３２】また、エミッタ電極とコレクタ電極を同時
に形成するため、従来に対して製造工程を１リソグラフ
ィ工程分削減することができ、製造期間を短くすること
ができる。
に形成するため、従来に対して製造工程を１リソグラフ
ィ工程分削減することができ、製造期間を短くすること
ができる。
【図１】本発明の第１実施例の工程を示す断面図であ
る。
る。
【図２】本発明の第１実施例の工程を示す断面図であ
る。
る。
【図３】本発明の第２実施例の工程を示す断面図であ
る。
る。
【図４】従来例の工程を示す断面図である。
【図５】従来例の工程を示す断面図である。
【図６】従来例の工程を示す断面図である。
１ Ｎ+埋込層 ２ Ｐ+埋込層 ３ Ｎ型エピタキシャル層 ４ チャネルストッパＰ+拡散層 ５ Ｎウェル領域 ６ Ｐウェル領域 ７ チャネル領域 ８ ゲート酸化膜 ９，１１，１３ フォトレジスト膜 １０ Ｐ型ベース領域 １２ コレクタＮ+拡散層 １４ エミッタＮ+拡散層 １５−１ ゲートポリシリコン電極 １５−２ コレクタポリシリコン電極 １５−３ エミッタポリシリコン電極 １６ ソース，ドレイン低濃度拡散層 １７，１８ 酸化シリコン膜 １９，２１ フォトレジスト膜 ２０ ソース，ドレインＮ+拡散層 ２２ ソース，ドレインＰ+拡散層 ２３ ベースＰ+拡散層 １５，２４ ポリシリコン膜 １００，２００ Ｐ型シリコン基板 １０１，１０２，２０１，２０２ トレンチ
Claims (2)
- 【請求項１】 Ｐ型シリコン基板にＮ+埋込層を形成し
た後にＮ型エピタキシャル層を成長させ続いてＰ型ベー
ス領域を形成する工程と、前記ベース領域上のコレクタ
形成予定領域にトレンチを形成し斜め方向からイオンを
注入してコレクタ領域を形成する工程と、前記ベース領
域上方のエミッタ形成予定領域にトレンチを形成し斜め
方向からイオンを注入してエミッタ領域を形成する工程
と、全面にポリシリコン膜を堆積してイオン注入を行っ
た後にエッチングによりエミッタ電極とコレクタ電極を
同時に形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 請求項１において、コレクタ形成予定領
域とエミッタ形成予定領域とにトレンチを同時に形成
し、続いて斜め方向からイオンを注入してコレクタ領域
とエミッタ領域を同時に形成することを特徴とする請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136232A JPH05308078A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136232A JPH05308078A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308078A true JPH05308078A (ja) | 1993-11-19 |
Family
ID=15170376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136232A Pending JPH05308078A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308078A (ja) |
-
1992
- 1992-04-28 JP JP4136232A patent/JPH05308078A/ja active Pending
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