JPH0744437B2 - 調整可能な時定数回路及び調整可能な遅延回路へのその応用 - Google Patents
調整可能な時定数回路及び調整可能な遅延回路へのその応用Info
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- JPH0744437B2 JPH0744437B2 JP3237068A JP23706891A JPH0744437B2 JP H0744437 B2 JPH0744437 B2 JP H0744437B2 JP 3237068 A JP3237068 A JP 3237068A JP 23706891 A JP23706891 A JP 23706891A JP H0744437 B2 JPH0744437 B2 JP H0744437B2
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、調整値に応じて特性を
変更することのできる時定数回路に関するものである。
本発明はまた、そのような時定数回路を使用する可変遅
延回路に関するものである。
変更することのできる時定数回路に関するものである。
本発明はまた、そのような時定数回路を使用する可変遅
延回路に関するものである。
【０００２】
【従来の技術】これらの時定数回路及び遅延回路の応用
範囲は広いが、その最も重要なもの１つは、複雑な同期
装置に使用されるクロック信号の位相の調整である。こ
の位相調整は、電気接続及び特に製造ばらつきによって
生じることのある同期化の差を補償することを目的とす
る。通常、「スキュー（ゆがみ）」と呼ばれるこれらの
寄生遅延は、補償されるのが好ましい。
範囲は広いが、その最も重要なもの１つは、複雑な同期
装置に使用されるクロック信号の位相の調整である。こ
の位相調整は、電気接続及び特に製造ばらつきによって
生じることのある同期化の差を補償することを目的とす
る。通常、「スキュー（ゆがみ）」と呼ばれるこれらの
寄生遅延は、補償されるのが好ましい。
【０００３】公知の遅延回路は、多くの場合、ダイナミ
ック型位相ロックループを使用して、それによって、遅
延回路をクロック周波数と関係するようにして、ステッ
プバイステップ動作に使用することを禁止するものであ
る。従って、スタティック動作回路において解決方法を
求めることが適している。それらのスタティック動作回
路は、抵抗値Ｒが調整値に応じた制御信号によって変更
されるＲＣ回路から製造される。また、集積回路で実現
する場合には、調整値は、製造ばらつきに関係する問題
を避けるために、デジタル式に決定されるのが好まし
い。このため、回路は、好ましくは、デジタル調整命令
に応じて選択的に並列接続された複数の基本抵抗によっ
て抵抗Ｒが形成されているＲＣ回路からなる。
ック型位相ロックループを使用して、それによって、遅
延回路をクロック周波数と関係するようにして、ステッ
プバイステップ動作に使用することを禁止するものであ
る。従って、スタティック動作回路において解決方法を
求めることが適している。それらのスタティック動作回
路は、抵抗値Ｒが調整値に応じた制御信号によって変更
されるＲＣ回路から製造される。また、集積回路で実現
する場合には、調整値は、製造ばらつきに関係する問題
を避けるために、デジタル式に決定されるのが好まし
い。このため、回路は、好ましくは、デジタル調整命令
に応じて選択的に並列接続された複数の基本抵抗によっ
て抵抗Ｒが形成されているＲＣ回路からなる。
【０００４】また、その回路は、好ましくは、ＭＯＳ技
術またはＣＭＯＳ技術、または、より一般的には絶縁ゲ
ート形電界効果トランジスタ（ＩＧＦＥＴ）に基づく技
術を使用する集積回路中に容易に集積化することができ
るように構成される。この場合、制御された抵抗を得る
ための最も簡単な方法は、サイズが抵抗値を決定するＭ
ＯＳトランジスタのドレイン−ソース路を使用すること
である。そのとき、トランジスタのゲートに適当な極性
を有する制御信号を入力することによって、簡単な方法
で回路内に抵抗を組み込むことができる。従って、各Ｍ
ＯＳトランジスタは、スイッチと抵抗の二重の機能を果
たしている。もちろん、機能的に等価な実施態様として
は、この１つのトランジスタを複数の同型及び／または
相補的な型のトランジスタに置き換えることができる。
但し、相補的な型のトランジスタの場合、それらのゲー
トに正確な極性の制御信号を入力することが必要であ
る。例えば、互いに並列なＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとからなる「転送ゲート」と呼ばれる
回路を使用することができる。このとき、それらのゲー
トは反対の極性の制御信号を受ける。
術またはＣＭＯＳ技術、または、より一般的には絶縁ゲ
ート形電界効果トランジスタ（ＩＧＦＥＴ）に基づく技
術を使用する集積回路中に容易に集積化することができ
るように構成される。この場合、制御された抵抗を得る
ための最も簡単な方法は、サイズが抵抗値を決定するＭ
ＯＳトランジスタのドレイン−ソース路を使用すること
である。そのとき、トランジスタのゲートに適当な極性
を有する制御信号を入力することによって、簡単な方法
で回路内に抵抗を組み込むことができる。従って、各Ｍ
ＯＳトランジスタは、スイッチと抵抗の二重の機能を果
たしている。もちろん、機能的に等価な実施態様として
は、この１つのトランジスタを複数の同型及び／または
相補的な型のトランジスタに置き換えることができる。
但し、相補的な型のトランジスタの場合、それらのゲー
トに正確な極性の制御信号を入力することが必要であ
る。例えば、互いに並列なＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとからなる「転送ゲート」と呼ばれる
回路を使用することができる。このとき、それらのゲー
トは反対の極性の制御信号を受ける。
【０００５】また、導通状態の絶縁ゲート形トランジス
タは、ゲートとそれらの他の電極の各々との間で大きな
容量を示すという特性を有することが知られている。従
って、スイッチとして接続されたＭＯＳトランジスタま
たはＣＭＯＳ転送ゲートは、当然、ＲＣ回路を構成す
る。それゆえ、主にＭＯＳスイッチまたはＣＭＯＳ転送
ゲートからなる時定数回路を考案し、ＲＣ回路の容量Ｃ
を回路の構造的な容量として、この特性を利用するの
は、良い考えである。
タは、ゲートとそれらの他の電極の各々との間で大きな
容量を示すという特性を有することが知られている。従
って、スイッチとして接続されたＭＯＳトランジスタま
たはＣＭＯＳ転送ゲートは、当然、ＲＣ回路を構成す
る。それゆえ、主にＭＯＳスイッチまたはＣＭＯＳ転送
ゲートからなる時定数回路を考案し、ＲＣ回路の容量Ｃ
を回路の構造的な容量として、この特性を利用するの
は、良い考えである。
【０００６】時定数の正確な調整を得るために、高い値
の抵抗を並列に選択的に挿入することが可能でなければ
ならない。実際、ＭＯＳトランジスタのドレイン−ソー
ス路の抵抗は、トランジスタの幅を変えることによって
調整される。従って、トランジスタの抵抗を大きくする
ためには、その幅を小さくしなければならない。その長
さは、所定の技術では実際に一定なので、トランジスタ
のゲート−ドレインまたはドレイン−ソースの容量は小
さくなる。また、トランジスタの容量効果は、実際に、
そのトランジスタが導通の時しか存在しない。上記の考
察から、トランジスタの抵抗が大きくなると、回路の全
体の容量が小さくなることが分かる。これは、時定数を
大きくするという求めている効果とは逆のものである。
その結果、大きい時定数を得るためには、トランジスタ
の抵抗をより大きくし、従って、その幅を小さくしなけ
ればならない。その幅は、すぐに、その技術により下方
の限界に達する。また、最大時定数は、最大抵抗値を有
するトランジスタが導通している唯一のものであると
き、得られる。このとき、他のトランジスタが遮断され
ているので、回路の合成容量へのそれらのトランジスタ
の影響はほとんどない。
の抵抗を並列に選択的に挿入することが可能でなければ
ならない。実際、ＭＯＳトランジスタのドレイン−ソー
ス路の抵抗は、トランジスタの幅を変えることによって
調整される。従って、トランジスタの抵抗を大きくする
ためには、その幅を小さくしなければならない。その長
さは、所定の技術では実際に一定なので、トランジスタ
のゲート−ドレインまたはドレイン−ソースの容量は小
さくなる。また、トランジスタの容量効果は、実際に、
そのトランジスタが導通の時しか存在しない。上記の考
察から、トランジスタの抵抗が大きくなると、回路の全
体の容量が小さくなることが分かる。これは、時定数を
大きくするという求めている効果とは逆のものである。
その結果、大きい時定数を得るためには、トランジスタ
の抵抗をより大きくし、従って、その幅を小さくしなけ
ればならない。その幅は、すぐに、その技術により下方
の限界に達する。また、最大時定数は、最大抵抗値を有
するトランジスタが導通している唯一のものであると
き、得られる。このとき、他のトランジスタが遮断され
ているので、回路の合成容量へのそれらのトランジスタ
の影響はほとんどない。
【０００７】
【発明が解決しようとする課題】これらの問題を解決す
るためには、本発明は、結果として得られる容量が、抵
抗の役割を果たすトランジスタが遮断状態であるかどう
かとは実際には無関係である上記の型の時定数回路を提
供することを目的とする。本発明の主な目的は、補正す
べきクロック信号の周波数に無関係な調整可能な遅延を
得ることができ、特に、ステップバイステップクロック
動作が可能な回路を提供することにある。また、本発明
は、ＭＯＳ技術またはＣＭＯＳ技術で容易に集積化する
ことのできる回路を提供することを目的とする。更に、
本発明は、要求される命令を複雑にせずに、可能な限り
広い範囲の値で時定数の正確な調整を容易にすることを
目的とする。本発明は、また、上記の時定数回路を使用
する、調整値に応じて入力信号を遅延させることのでき
る遅延回路を提供することを目的とする。
るためには、本発明は、結果として得られる容量が、抵
抗の役割を果たすトランジスタが遮断状態であるかどう
かとは実際には無関係である上記の型の時定数回路を提
供することを目的とする。本発明の主な目的は、補正す
べきクロック信号の周波数に無関係な調整可能な遅延を
得ることができ、特に、ステップバイステップクロック
動作が可能な回路を提供することにある。また、本発明
は、ＭＯＳ技術またはＣＭＯＳ技術で容易に集積化する
ことのできる回路を提供することを目的とする。更に、
本発明は、要求される命令を複雑にせずに、可能な限り
広い範囲の値で時定数の正確な調整を容易にすることを
目的とする。本発明は、また、上記の時定数回路を使用
する、調整値に応じて入力信号を遅延させることのでき
る遅延回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によるならば、出
力が互いに接続された複数の転送ゲートを備え、それら
の転送ゲートが、調整値に応じた制御信号によって選択
的にアクティブにされる調整可能な時定数回路におい
て、各転送ゲートが少なくとも１つの絶縁ゲート形電界
効果トランジスタによって形成されており、そのドレイ
ン−ソース路は上記転送ゲートの抵抗素子を構成してお
り、絶縁ゲート形電界効果トランジスタのゲートか上記
制御信号の１つを受け、更に、各転送ゲートは、補助補
償回路が接続されており、該補助補償回路は、アクティ
ブになると、導通状態の上記転送ゲートの容量と同じ値
の容量を導入し、その結果として得られる容量が、抵抗
として機能するトランジスタが導通しているかどうかと
は独立しており、さらに、各転送ゲートは、当該転送ゲ
ートがアクティブではない時には上記補助補償回路をア
クティブにし、当該転送ゲートがアクティブの時には上
記補助補償回路をアクティブではなくする制御手段を備
えることを特徴とする回路か提供される。
力が互いに接続された複数の転送ゲートを備え、それら
の転送ゲートが、調整値に応じた制御信号によって選択
的にアクティブにされる調整可能な時定数回路におい
て、各転送ゲートが少なくとも１つの絶縁ゲート形電界
効果トランジスタによって形成されており、そのドレイ
ン−ソース路は上記転送ゲートの抵抗素子を構成してお
り、絶縁ゲート形電界効果トランジスタのゲートか上記
制御信号の１つを受け、更に、各転送ゲートは、補助補
償回路が接続されており、該補助補償回路は、アクティ
ブになると、導通状態の上記転送ゲートの容量と同じ値
の容量を導入し、その結果として得られる容量が、抵抗
として機能するトランジスタが導通しているかどうかと
は独立しており、さらに、各転送ゲートは、当該転送ゲ
ートがアクティブではない時には上記補助補償回路をア
クティブにし、当該転送ゲートがアクティブの時には上
記補助補償回路をアクティブではなくする制御手段を備
えることを特徴とする回路か提供される。
【０００９】集積回路の形態での実施態様の場合、所定
のサイズを有するトランジスタの実際の特性は、製造ば
らつきを原因として、個々の回路で大きな差があること
に注意しなければならない。しかし、反対に、同じサイ
ズのトランジスタ間の同じ集積回路におけるばらつき
は、極めて小さい。また、接続される転送ゲートと組成
及びサイズが同じ補助回路を使用すると、より優れた補
償効果が得られる。また、好ましい実施態様によると、
本発明による回路は、互いに異なり且つ２の冪に比例す
る抵抗値を導入できるように寸法を決めた複数の転送ゲ
ートを具備し、上記調整値は、２進数によって定義さ
れ、２進数の各ビットが対応する転送ゲートの制御信号
を決定することを特徴とする。一般的には、所与の用途
の場合、時定数は、所定の値を越えてはいけない。この
ため、且つ、本発明の別の特徴によって、転送ゲートの
１つは常にアクティブにされ、その常にアクティブにさ
れる転送ゲートのサイズは、時定数回路の最大時定数を
決める抵抗値を導入するように決定される。
のサイズを有するトランジスタの実際の特性は、製造ば
らつきを原因として、個々の回路で大きな差があること
に注意しなければならない。しかし、反対に、同じサイ
ズのトランジスタ間の同じ集積回路におけるばらつき
は、極めて小さい。また、接続される転送ゲートと組成
及びサイズが同じ補助回路を使用すると、より優れた補
償効果が得られる。また、好ましい実施態様によると、
本発明による回路は、互いに異なり且つ２の冪に比例す
る抵抗値を導入できるように寸法を決めた複数の転送ゲ
ートを具備し、上記調整値は、２進数によって定義さ
れ、２進数の各ビットが対応する転送ゲートの制御信号
を決定することを特徴とする。一般的には、所与の用途
の場合、時定数は、所定の値を越えてはいけない。この
ため、且つ、本発明の別の特徴によって、転送ゲートの
１つは常にアクティブにされ、その常にアクティブにさ
れる転送ゲートのサイズは、時定数回路の最大時定数を
決める抵抗値を導入するように決定される。
【００１０】本発明によれば、また、上記の時定数回路
を使用する、調整値に応じて入力信号を遅延させること
のできる遅延回路が提供される。このためには、本発明
による時定数回路の出力を、所定のトリガ閾値を有する
増幅器の入力に接続すればよい。しかしながら、クロッ
ク信号のような信号を遅延させるためには、立ち上がり
勾配と立ち下がり勾配を同じ量だけ遅延させねばならな
い。また、使用する技術に関係なく、特に、ＣＭＯＳ技
術を使用する場合、回路が入力信号の立ち上がり勾配ま
たは立ち下がり勾配に作用するかによって、回路は異な
る挙動を示すことがある。
を使用する、調整値に応じて入力信号を遅延させること
のできる遅延回路が提供される。このためには、本発明
による時定数回路の出力を、所定のトリガ閾値を有する
増幅器の入力に接続すればよい。しかしながら、クロッ
ク信号のような信号を遅延させるためには、立ち上がり
勾配と立ち下がり勾配を同じ量だけ遅延させねばならな
い。また、使用する技術に関係なく、特に、ＣＭＯＳ技
術を使用する場合、回路が入力信号の立ち上がり勾配ま
たは立ち下がり勾配に作用するかによって、回路は異な
る挙動を示すことがある。
【００１１】この問題を解決するために、本発明による
遅延回路は、入力信号が第１のＣＭＯＳインバータを介
して第１の時定数回路の転送ゲートに入力され、上記第
１の回路の転送ゲートの出力が、第２のＣＭＯＳインバ
ータを介して該第１の時定数回路と同じ第２の時定数回
路の転送ゲートの入力に接続されることを特徴とする。
上記の回路では、各抵抗は、転送ゲートのドレイン−ソ
ース抵抗だけによって決定されるわけではなく、電源側
に接続されたインバータを構成するトランジスタのドレ
イン−ソース抵抗にも依存する。特に、２進数抵抗スケ
ールを使用して、正確且つ広い調整範囲を得るために
は、各インバータによって導入される抵抗は、付属する
転送ゲートのトランジスタの抵抗に比例していなければ
ならない。従って、そのために、全トランジスタを同じ
または比例したサイズにする必要がある。本発明のその
他の特徴及び利点は、添付図面を参照して行う以下の説
明によって明らかになろう。
遅延回路は、入力信号が第１のＣＭＯＳインバータを介
して第１の時定数回路の転送ゲートに入力され、上記第
１の回路の転送ゲートの出力が、第２のＣＭＯＳインバ
ータを介して該第１の時定数回路と同じ第２の時定数回
路の転送ゲートの入力に接続されることを特徴とする。
上記の回路では、各抵抗は、転送ゲートのドレイン−ソ
ース抵抗だけによって決定されるわけではなく、電源側
に接続されたインバータを構成するトランジスタのドレ
イン−ソース抵抗にも依存する。特に、２進数抵抗スケ
ールを使用して、正確且つ広い調整範囲を得るために
は、各インバータによって導入される抵抗は、付属する
転送ゲートのトランジスタの抵抗に比例していなければ
ならない。従って、そのために、全トランジスタを同じ
または比例したサイズにする必要がある。本発明のその
他の特徴及び利点は、添付図面を参照して行う以下の説
明によって明らかになろう。
【００１２】
【実施例】図１に示したように、時定数回路10は、複数
のモジュールＭ０、Ｍ１、・・・、Ｍｎによって構成さ
れる。各モジュール、例えばモジュールＭ０は、ここで
は、ＮＭＯＳトランジスタＧ０によって構成されたスイ
ッチを備える。このＮＭＯＳトランジスタは、そのゲー
トに入力される信号ＲＥ０によって制御される。トラン
ジスタＧ０の主電極の１つ（ドレインまたはソース）
は、増幅器12を介して入力信号ＣＫを受け、第３の電極
は、回路10の出力端子Ｘに接続されている。モジュール
Ｍ０は、更に、補償回路ＧＣ０を備える。この補償回路
ＧＣ０は、補償コンデンサＣ０と直列のスイッチＳＷ０
によって構成されている。補償回路ＧＣ０は、出力Ｘと
固定電位点、例えばアース18との間に接続されている。
スイッチＳＷ０は、信号ＲＥ０の反転信号ＲＥ*０によ
って制御される。
のモジュールＭ０、Ｍ１、・・・、Ｍｎによって構成さ
れる。各モジュール、例えばモジュールＭ０は、ここで
は、ＮＭＯＳトランジスタＧ０によって構成されたスイ
ッチを備える。このＮＭＯＳトランジスタは、そのゲー
トに入力される信号ＲＥ０によって制御される。トラン
ジスタＧ０の主電極の１つ（ドレインまたはソース）
は、増幅器12を介して入力信号ＣＫを受け、第３の電極
は、回路10の出力端子Ｘに接続されている。モジュール
Ｍ０は、更に、補償回路ＧＣ０を備える。この補償回路
ＧＣ０は、補償コンデンサＣ０と直列のスイッチＳＷ０
によって構成されている。補償回路ＧＣ０は、出力Ｘと
固定電位点、例えばアース18との間に接続されている。
スイッチＳＷ０は、信号ＲＥ０の反転信号ＲＥ*０によ
って制御される。
【００１３】トランジスタＧ０、Ｇ１、・・・、Ｇｎの
幅のサイズは、増幅器12の出力と回路10の出力Ｘとの間
に特定の抵抗を導入するように決定される。これらのト
ランジスタは、そのゲートと出力Ｘとの間の容量を有し
ており、その容量が、時定数回路10の全体の合成容量の
一部となる。補償回路ＧＣ０、ＧＣ１、・・・、ＧＣｎ
の容量のＣ０、Ｃ１、・・・、Ｃｎのサイズは、接続さ
れるトランジスタの容量と同じ値を有するように決定さ
れる。
幅のサイズは、増幅器12の出力と回路10の出力Ｘとの間
に特定の抵抗を導入するように決定される。これらのト
ランジスタは、そのゲートと出力Ｘとの間の容量を有し
ており、その容量が、時定数回路10の全体の合成容量の
一部となる。補償回路ＧＣ０、ＧＣ１、・・・、ＧＣｎ
の容量のＣ０、Ｃ１、・・・、Ｃｎのサイズは、接続さ
れるトランジスタの容量と同じ値を有するように決定さ
れる。
【００１４】図１の時定数回路10は、以下のように動作
する。調整値は、ｎビットの２進数によって決定される
ので、この２進数の各ビット、例えば、ビット１は、対
応する制御信号、例えば、ＲＥ１の極性を決定する。こ
のビットが１の時、ＲＥ１は正であり、ＲＥ*１は０で
ある。従って、トランジスタＧ１は導通になり、一方、
スイッチＳＷ１は開いている。従って、合成容量へのト
ランジスタＧ１の貢献は、オン状態のトランジスタＧ１
のゲートと出力Ｘとの間の容量に等しい。一方、ビット
が０の時、トランジスタＧ１は遮断されており、その時
その容量は無視することができる。反対に、スイッチＳ
Ｗ１は閉じており、容量Ｃ１が、合成容量に寄与する。
トランジスタＧ０〜Ｇｎの抵抗は、広い調節範囲を正確
にカバーするように、２の冪に比例するのが好ましい。
１実施例では、トランジスタが恒久的に導通状態に制御
されており（ゲートが正の電源端子に接続されてい
る）、トランジスタのサイズが時定数の予め決定された
最大値を示すように決定されている特別なモジュールを
備えることができる。
する。調整値は、ｎビットの２進数によって決定される
ので、この２進数の各ビット、例えば、ビット１は、対
応する制御信号、例えば、ＲＥ１の極性を決定する。こ
のビットが１の時、ＲＥ１は正であり、ＲＥ*１は０で
ある。従って、トランジスタＧ１は導通になり、一方、
スイッチＳＷ１は開いている。従って、合成容量へのト
ランジスタＧ１の貢献は、オン状態のトランジスタＧ１
のゲートと出力Ｘとの間の容量に等しい。一方、ビット
が０の時、トランジスタＧ１は遮断されており、その時
その容量は無視することができる。反対に、スイッチＳ
Ｗ１は閉じており、容量Ｃ１が、合成容量に寄与する。
トランジスタＧ０〜Ｇｎの抵抗は、広い調節範囲を正確
にカバーするように、２の冪に比例するのが好ましい。
１実施例では、トランジスタが恒久的に導通状態に制御
されており（ゲートが正の電源端子に接続されてい
る）、トランジスタのサイズが時定数の予め決定された
最大値を示すように決定されている特別なモジュールを
備えることができる。
【００１５】もちろん、図１の時定数回路10は、スイッ
チＧ０〜Ｇｎ及び補償回路ＧＣ０〜ＧＣｎに関して様々
な変更が可能である。従って、ＣＭＯＳ技術の場合にト
ランジスタが同一型かまたは相補型であるかに関係な
く、トランジスタＧ０〜Ｇｎの各々を、並列接続された
複数のトランジスタによって置換することができる。ま
た、各補償回路、例えば、ＧＣ０は、対応するスイッチ
Ｇ０と同じように接続され且つサイズが決定された１つ
または複数のＭＯＳトランジスタによって形成すること
ができる。この場合、回路ＧＣ０内の全トランジスタの
同じ主電極は、全て、出力Ｘに接続され、他の主電極
は、互いに接続されている。従って、これらのトランジ
スタのゲートは、対応するスイッチ内の同形のトランジ
スタのゲートに入力される信号の反転信号を受ける。
チＧ０〜Ｇｎ及び補償回路ＧＣ０〜ＧＣｎに関して様々
な変更が可能である。従って、ＣＭＯＳ技術の場合にト
ランジスタが同一型かまたは相補型であるかに関係な
く、トランジスタＧ０〜Ｇｎの各々を、並列接続された
複数のトランジスタによって置換することができる。ま
た、各補償回路、例えば、ＧＣ０は、対応するスイッチ
Ｇ０と同じように接続され且つサイズが決定された１つ
または複数のＭＯＳトランジスタによって形成すること
ができる。この場合、回路ＧＣ０内の全トランジスタの
同じ主電極は、全て、出力Ｘに接続され、他の主電極
は、互いに接続されている。従って、これらのトランジ
スタのゲートは、対応するスイッチ内の同形のトランジ
スタのゲートに入力される信号の反転信号を受ける。
【００１６】図２を参照して、ＣＭＯＳ技術を使用し
た、遅延回路の形の実施例を詳細に説明する。本発明に
よる遅延回路は、複数のモジュール24によって構成され
ている。各モジュール24は、上記のコマンドＲＥ０〜Ｒ
Ｅｎの１つに類似の対応する信号ＲＥによって制御され
ている。各モジュール24は、第１及び第２の補償回路Ｇ
ＣＡ、ＧＣＢに各々接続された第１及び第２のスイッチ
ＧＡ及びＧＢを備える。ＧＡとＧＣＢとが、そしてＧＢ
とＧＣＢが、それぞれ、第１及び第２の時定数回路を形
成している。
た、遅延回路の形の実施例を詳細に説明する。本発明に
よる遅延回路は、複数のモジュール24によって構成され
ている。各モジュール24は、上記のコマンドＲＥ０〜Ｒ
Ｅｎの１つに類似の対応する信号ＲＥによって制御され
ている。各モジュール24は、第１及び第２の補償回路Ｇ
ＣＡ、ＧＣＢに各々接続された第１及び第２のスイッチ
ＧＡ及びＧＢを備える。ＧＡとＧＣＢとが、そしてＧＢ
とＧＣＢが、それぞれ、第１及び第２の時定数回路を形
成している。
【００１７】以下の説明では、Ｎ及びＰは、各々、Ｎチ
ャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトラン
ジスタを示すこととする。スイッチＧＡは、並列接続さ
れた互いに相補的なトランジスタＮ１及びＰ１からなる
ＣＭＯＳ転送ゲートによって構成されている。これらの
トランジスタの各々の主電極の一方は、互いに相補的な
トランジスタＰ３及びＮ３によって構成されたＣＭＯＳ
インバータＩＡの出力に接続されている。トランジスタ
Ｎ１及びＰ１の主電極の他方は、共通の点Ｘで、遅延回
路の全てのモジュールに接続されている。転送ゲートＧ
Ａの補償回路ＧＣＡも同様に、ＣＭＯＳ転送ゲートによ
って形成されており、その転送ゲートの互いに相補的な
トランジスタＮＣ１、ＰＣ１は、各々トランジスタＮ１
及びＰ１と同一のサイズである。ＣＭＯＳ転送ゲートＧ
ＣＡの出力は、点Ｘに接続されている。
ャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトラン
ジスタを示すこととする。スイッチＧＡは、並列接続さ
れた互いに相補的なトランジスタＮ１及びＰ１からなる
ＣＭＯＳ転送ゲートによって構成されている。これらの
トランジスタの各々の主電極の一方は、互いに相補的な
トランジスタＰ３及びＮ３によって構成されたＣＭＯＳ
インバータＩＡの出力に接続されている。トランジスタ
Ｎ１及びＰ１の主電極の他方は、共通の点Ｘで、遅延回
路の全てのモジュールに接続されている。転送ゲートＧ
Ａの補償回路ＧＣＡも同様に、ＣＭＯＳ転送ゲートによ
って形成されており、その転送ゲートの互いに相補的な
トランジスタＮＣ１、ＰＣ１は、各々トランジスタＮ１
及びＰ１と同一のサイズである。ＣＭＯＳ転送ゲートＧ
ＣＡの出力は、点Ｘに接続されている。
【００１８】同様に、図示したモジュールに組み合わさ
れている第２の時定数回路の素子は、各々、転送ゲート
ＧＡ及びＧＣＢとそれぞれ同じ転送ゲートＧＢ及びＧＣ
Ｂである。転送ゲートＧＢ及びＧＣＢの出力は、遅延回
路の出力Ｙに一緒に接続されている。遅延させるべき信
号ＣＫは、ＣＭＯＳインバータＩＡの入力に印加され
る。第１の時定数回路の出力Ｘは、トランジスタＰ４、
Ｎ４によって形成された第２のＣＭＯＳインバータＩＢ
を介して各モジュールの転送ゲートＧＢの入力に印加さ
れる。制御信号ＲＥは、インバータＡ１の入力に入力さ
れる。そのインバータの出力ＲＥ*は、トランジスタＮ
Ｃ１、Ｐ１、ＮＣ２及びＰ２に接続されている。出力Ｒ
Ｅ*は更に、第２のインバータＡ２の入力に接続されて
おり、その出力はトランジスタＰＣ１、Ｎ１、ＰＣ２、
Ｎ２のゲートに接続されている。
れている第２の時定数回路の素子は、各々、転送ゲート
ＧＡ及びＧＣＢとそれぞれ同じ転送ゲートＧＢ及びＧＣ
Ｂである。転送ゲートＧＢ及びＧＣＢの出力は、遅延回
路の出力Ｙに一緒に接続されている。遅延させるべき信
号ＣＫは、ＣＭＯＳインバータＩＡの入力に印加され
る。第１の時定数回路の出力Ｘは、トランジスタＰ４、
Ｎ４によって形成された第２のＣＭＯＳインバータＩＢ
を介して各モジュールの転送ゲートＧＢの入力に印加さ
れる。制御信号ＲＥは、インバータＡ１の入力に入力さ
れる。そのインバータの出力ＲＥ*は、トランジスタＮ
Ｃ１、Ｐ１、ＮＣ２及びＰ２に接続されている。出力Ｒ
Ｅ*は更に、第２のインバータＡ２の入力に接続されて
おり、その出力はトランジスタＰＣ１、Ｎ１、ＰＣ２、
Ｎ２のゲートに接続されている。
【００１９】図２の回路は、以下のように動作する。モ
ジュールが選択されると、制御信号ＲＥは論理値１にな
り、トランジスタＮＣ１、ＰＣ１、ＮＣ２及びＰＣ２は
遮断状態になり、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２
は導通状態になる。逆に、モジュールが選択されていな
いと、信号ＲＥは論理値０になり、トランジスタＮＣ
１、ＰＣ１、ＮＣ２及びＰＣ２はオ導通態になり、トラ
ンジスタＰ１、Ｎ１、Ｐ２、Ｎ２は遮断状態になる。か
くして、２つの時定数回路の結果的な容量は、選択され
るモジュールに関係なく、一定である。
ジュールが選択されると、制御信号ＲＥは論理値１にな
り、トランジスタＮＣ１、ＰＣ１、ＮＣ２及びＰＣ２は
遮断状態になり、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２
は導通状態になる。逆に、モジュールが選択されていな
いと、信号ＲＥは論理値０になり、トランジスタＮＣ
１、ＰＣ１、ＮＣ２及びＰＣ２はオ導通態になり、トラ
ンジスタＰ１、Ｎ１、Ｐ２、Ｎ２は遮断状態になる。か
くして、２つの時定数回路の結果的な容量は、選択され
るモジュールに関係なく、一定である。
【００２０】選択されたモジュールの第１の時定数回路
の特性への貢献は、例えば、転送ゲートのトランジスタ
Ｐ１、Ｎ１のサイズだけでなく、入力側または出力側の
インバータのトランジスタＰ３、Ｎ３及びＰ４、Ｐ４の
サイズ１も関係がある。従って、時定数は、トランジス
タＰ１及びＮ１のドレイン−ソース抵抗だけでなく、入
力信号ＣＫの極性に応じてインバータＩＡのトランジス
タＰ３またはＮ３のドレイン−ソース抵抗によっても決
定される。同様に、容量は、トランジスタＰ１、Ｎ１だ
けでなく、電圧Ｘの極性に応じてトランジスタＮ４また
はＰ４の容量によっても決定される。また、Ｐ形ＭＯＳ
トランジスタの特性は、使用する製造方法によって、Ｎ
形トランジスタの特性と異なるようにすることができ
る。これは、インバータを介して直列に接続した２つの
同一の時定数回路を使用する、ここに開示する回路の重
要性を示すものである。その理由は、出力Ｙは、通常、
図示していない第３のインバータの入力に印加される解
されるので、入力信号の立ち上がり勾配が受ける処理
を、立ち下がり勾配が受ける処理と同じにすることがで
きる。
の特性への貢献は、例えば、転送ゲートのトランジスタ
Ｐ１、Ｎ１のサイズだけでなく、入力側または出力側の
インバータのトランジスタＰ３、Ｎ３及びＰ４、Ｐ４の
サイズ１も関係がある。従って、時定数は、トランジス
タＰ１及びＮ１のドレイン−ソース抵抗だけでなく、入
力信号ＣＫの極性に応じてインバータＩＡのトランジス
タＰ３またはＮ３のドレイン−ソース抵抗によっても決
定される。同様に、容量は、トランジスタＰ１、Ｎ１だ
けでなく、電圧Ｘの極性に応じてトランジスタＮ４また
はＰ４の容量によっても決定される。また、Ｐ形ＭＯＳ
トランジスタの特性は、使用する製造方法によって、Ｎ
形トランジスタの特性と異なるようにすることができ
る。これは、インバータを介して直列に接続した２つの
同一の時定数回路を使用する、ここに開示する回路の重
要性を示すものである。その理由は、出力Ｙは、通常、
図示していない第３のインバータの入力に印加される解
されるので、入力信号の立ち上がり勾配が受ける処理
を、立ち下がり勾配が受ける処理と同じにすることがで
きる。
【００２１】また、各時定数回路のモジュールによって
導入された抵抗は好ましくは互いに比例している（例え
ば、２の冪）ので、このため、各インバータのトランジ
スタのサイズは、それらが構成する転送ゲートの抵抗に
比例した抵抗を示すように決定されるので重要である。
特に簡単な解決法は、同一モジーュルにおいて、全ての
ＮＭＯＳトランジスタのサイズを同一に選択し、全ての
ＰＭＯＳトランジスタを別の匹敵するサイズにすること
である。本発明の範囲内で変更及び他の実施態様が可能
であることは、当業者には明らかであろう。従って、上
記の実施例は、特許請求の範囲に記載されたことを除い
て、本発明を何ら限定するものではない。
導入された抵抗は好ましくは互いに比例している（例え
ば、２の冪）ので、このため、各インバータのトランジ
スタのサイズは、それらが構成する転送ゲートの抵抗に
比例した抵抗を示すように決定されるので重要である。
特に簡単な解決法は、同一モジーュルにおいて、全ての
ＮＭＯＳトランジスタのサイズを同一に選択し、全ての
ＰＭＯＳトランジスタを別の匹敵するサイズにすること
である。本発明の範囲内で変更及び他の実施態様が可能
であることは、当業者には明らかであろう。従って、上
記の実施例は、特許請求の範囲に記載されたことを除い
て、本発明を何ら限定するものではない。
【図１】本発明による調整可能な時定数回路の最も一般
的な形態を図示したものである。
的な形態を図示したものである。
【図２】本発明による時定数回路を使用した調整可能な
遅延回路のＣＭＯＳ形式の実施例を図示したものであ
る。
遅延回路のＣＭＯＳ形式の実施例を図示したものであ
る。
Ａ１、Ａ２ 制御手段 Ｇ０、Ｇ１、・・・、Ｇｎ、ＧＡ、ＧＢ 転送ゲート ＧＣ０、ＧＣ１、・・・、ＧＣｎ、ＧＣＡ、ＧＣＢ 補
助補償回路 Ｃ０、Ｃ１、・・・、Ｃｎ 容量 ＲＥ０、ＲＥ１、・・・、ＲＥｎ 制御信号 ＲＥ、ＲＥ* 互いに相補的な制御信号 Ｎ１、Ｎ２ Ｎチャネルトランジスタ Ｐ１、Ｐ２ Ｐチャネルトランジスタ ＩＡ、ＩＢ インバータ ＣＫ クロック信号 10 時定数回路 12、14、16 増幅器 24 モジュール
助補償回路 Ｃ０、Ｃ１、・・・、Ｃｎ 容量 ＲＥ０、ＲＥ１、・・・、ＲＥｎ 制御信号 ＲＥ、ＲＥ* 互いに相補的な制御信号 Ｎ１、Ｎ２ Ｎチャネルトランジスタ Ｐ１、Ｐ２ Ｐチャネルトランジスタ ＩＡ、ＩＢ インバータ ＣＫ クロック信号 10 時定数回路 12、14、16 増幅器 24 モジュール
Claims (7)
- 【請求項１】出力（Ｘ）が互いに接続された複数の転送
ゲート（Ｇ０、Ｇ１、・・・、Ｇｎ、ＧＡ、ＧＢ）を備
え、それらの転送ゲートが調整値に応じた制御信号（Ｒ
Ｅ０、ＲＥ１、・・・、ＲＥｎ）によって選択的にアク
ティブにされる調整可能な時定数回路において、上記の
各転送ゲート（Ｇ０、Ｇ１、・・・、Ｇｎ、ＧＡ、Ｇ
Ｂ）が少なくとも１つの絶縁ゲート形電界効果トランジ
スタ（Ｎ１、Ｐ１、Ｎ２、Ｐ２）によって形成されてお
り、そのドレイン−ソース路は上記転送ゲートの抵抗素
子を構成しており、該転送ゲートは上記制御信号（ＲＥ
０、ＲＥ１、・・・、ＲＥｎ）の１つを受けるようにな
されており、各転送ゲート（Ｇ０、Ｇ１、・・・、Ｇ
ｎ、ＧＡ、ＧＢ）には、補助補償回路（ＧＣ０、ＧＣ
１、・・・、ＧＣｎ、ＧＣＡ、ＧＣＢ）が接続されてお
り、該補助補償回路はアクティブになると、導通状態の
上記転送ゲートの容量と同じ値の容量（Ｃ０、Ｃ１、・
・・、Ｃｎ）を導入し、さらに、上記時定数回路は、上
記転送ゲートがアクティブではない時には、該転送ゲー
トに付属する上記補助補償回路をアクティブにし、上記
転送ゲートがアクティブの時には、該転送ゲートに付属
する上記補助補償回路をアクティブではなくする制御手
段（Ａ１、Ａ２）を備えることを特徴とする時定数回
路。 - 【請求項２】上記転送ゲート（ＧＡ、ＧＢ）は、各々、
ＭＯＳトランジスタによって構成されており、上記補助
補償回路（ＧＣＡ、ＧＣＢ）は、対応する転送ゲート
（ＧＡ、ＧＢ）と同じサイズの転送ゲートであり、上記
補助転送ゲート（ＧＣＡ、ＧＣＢ）は、該補助転送ゲー
トが付属する転送ゲート（ＧＡ、ＧＢ）の出力に接続さ
れており、上記制御手段（Ａ１、Ａ２）は、上記補助転
送ゲート及び該補助転送ゲートが付属する転送ゲートの
トランジスタのゲートにそれぞれ、互いに相補的な制御
信号（ＲＥ、ＲＥ* ）を出力することを特徴とする請求
項１に記載の時定数回路。 - 【請求項３】複数の上記転送ゲート（Ｇ０、Ｇ１、・・
・、Ｇｎ、ＧＡ、ＧＢ）のサイズは、互いに異なり且つ
２の冪に比例する抵抗値を、導入できるように寸法が決
められており、上記調整値は、２進数で定義され、２進
数の各ビットは、対応する転送ゲートの制御信号（ＲＥ
０、ＲＥ１、・・・、ＲＥｎ）を決定することを特徴と
する請求項１または２に記載の時定数回路。 - 【請求項４】上記転送ゲートの１つは、常にアクティブ
にされており、上記時定数回路の最大時定数を決定する
抵抗値を導入するようにサイズが決定されていることを
特徴とする請求項１〜３のいずれか１項に記載の時定数
回路。 - 【請求項５】上記転送ゲート（ＧＡ、ＧＢ）は、各々、
同数のＰ形トランジスタ（Ｐ１、Ｐ２）及びＮ形トラン
ジスタ（Ｎ１、Ｎ２）によって構成されたＣＭＯＳゲー
トであり、上記の互いに相補的なトランジスタのドレイ
ン−ソース路は、互いに並列に接続されていることを特
徴とする請求項１〜４のいずれか１項に記載の時定数回
路。 - 【請求項６】調整値に応じて入力信号（ＣＫ）を遅延さ
せる遅延回路であって、請求項１〜５のいずれか１項に
記載の２つの同じ調整可能な時定数回路を備え、上記入
力信号（ＣＫ）が第１のＣＭＯＳインバータ（ＩＡ）を
介して第１の時定数回路の転送ゲート（ＧＡ）に入力さ
れ、その第１の時定数回路の転送ゲート（ＧＡ）の出力
（Ｘ）は第２のＣＭＯＳインバータ（ＩＢ）を介して第
２の時定数回路の転送ゲート（ＧＢ）の入力に接続され
ていることを特徴とする遅延回路。 - 【請求項７】各転送ゲート（ＧＡ、ＧＢ）は、ＣＭＯＳ
技術によって形成され、且つ、付属するＣＭＯＳインバ
ータ（ＩＡ、ＩＢ）の出力に接続され、上記インバータ
（ＩＡ、ＩＢ）のＰチャネル及びＮチャネルトランジス
タ（Ｐ３、Ｐ４、Ｎ３、Ｎ４）のサイズは、上記転送ゲ
ート（ＧＡ、ＧＢ）のトランジスタ（Ｐ１、Ｐ２、Ｎ
１、Ｎ２）のサイズに比例するかまたは同じに決定され
ることを特徴とする請求項６に記載の遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9010579A FR2666183B1 (fr) | 1990-08-23 | 1990-08-23 | Circuit a constante de temps reglable et application a un circuit a retard reglable. |
| FR9010579 | 1990-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04363908A JPH04363908A (ja) | 1992-12-16 |
| JPH0744437B2 true JPH0744437B2 (ja) | 1995-05-15 |
Family
ID=9399800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237068A Expired - Lifetime JPH0744437B2 (ja) | 1990-08-23 | 1991-08-23 | 調整可能な時定数回路及び調整可能な遅延回路へのその応用 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5185540A (ja) |
| EP (1) | EP0474534B1 (ja) |
| JP (1) | JPH0744437B2 (ja) |
| DE (1) | DE69100528T2 (ja) |
| ES (1) | ES2047387T3 (ja) |
| FR (1) | FR2666183B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764093A (en) * | 1981-11-28 | 1998-06-09 | Advantest Corporation | Variable delay circuit |
| KR970005124B1 (ko) * | 1991-08-14 | 1997-04-12 | 가부시끼가이샤 아드반테스트 | 가변지연회로 |
| FR2690022B1 (fr) * | 1992-03-24 | 1997-07-11 | Bull Sa | Circuit a retard variable. |
| FR2696061B1 (fr) * | 1992-09-22 | 1994-12-02 | Rainard Jean Luc | Procédé pour retarder temporellement un signal et circuit à retard correspondant. |
| US5412263A (en) * | 1992-09-30 | 1995-05-02 | At&T Corp. | Multiple control voltage generation for MOSFET resistors |
| US5650739A (en) * | 1992-12-07 | 1997-07-22 | Dallas Semiconductor Corporation | Programmable delay lines |
| TW253083B (ja) * | 1993-10-05 | 1995-08-01 | Advanced Micro Devices Inc | |
| JP3238562B2 (ja) * | 1994-03-03 | 2001-12-17 | 株式会社東芝 | 半導体集積回路 |
| FR2720852B1 (fr) * | 1994-06-01 | 1996-08-02 | Matra Mhs | Dispositif de détection de transition engendrant une impulsion de durée variable. |
| US5729158A (en) * | 1995-07-07 | 1998-03-17 | Sun Microsystems, Inc. | Parametric tuning of an integrated circuit after fabrication |
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
| JP3175634B2 (ja) * | 1997-04-18 | 2001-06-11 | 日本電気株式会社 | 半導体遅延回路 |
| JP3560780B2 (ja) | 1997-07-29 | 2004-09-02 | 富士通株式会社 | 可変遅延回路及び半導体集積回路装置 |
| JP2002015569A (ja) * | 2000-06-27 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置 |
| US6650159B2 (en) * | 2002-03-29 | 2003-11-18 | Intel Corporation | Method and apparatus for precise signal interpolation |
| DE10236478B4 (de) * | 2002-08-08 | 2010-07-29 | Deutsch-Französisches Forschungsinstitut Saint-Louis, Saint-Louis | Modulare Pulsstromversorgung und Verfahren hierzu |
| KR100532955B1 (ko) * | 2003-06-16 | 2005-12-01 | 주식회사 하이닉스반도체 | 반도체 장치의 딜레이 공유 회로 |
| JP4687882B2 (ja) * | 2005-07-29 | 2011-05-25 | スタンレー電気株式会社 | 静電容量式施錠スイッチ |
| DE102015015479B3 (de) | 2015-11-28 | 2017-03-30 | Audi Ag | Schaltungsanordnung zum Ermitteln einer Stromstärke eines elektrischen Stroms |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7014137A (ja) * | 1970-09-25 | 1972-03-28 | ||
| JPS6152022A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0681018B2 (ja) * | 1986-03-31 | 1994-10-12 | 三菱電機株式会社 | 半導体集積回路 |
| EP0349557B1 (de) * | 1987-03-16 | 1991-10-09 | Siemens Aktiengesellschaft | Gatterschaltung mit mos-transistoren |
| US5111085A (en) * | 1987-04-29 | 1992-05-05 | Ncr Corporation | Digitally controlled delay circuit |
| US5028824A (en) * | 1989-05-05 | 1991-07-02 | Harris Corporation | Programmable delay circuit |
-
1990
- 1990-08-23 FR FR9010579A patent/FR2666183B1/fr not_active Expired - Lifetime
-
1991
- 1991-08-14 US US07/744,951 patent/US5185540A/en not_active Expired - Lifetime
- 1991-08-21 ES ES91402288T patent/ES2047387T3/es not_active Expired - Lifetime
- 1991-08-21 EP EP91402288A patent/EP0474534B1/fr not_active Expired - Lifetime
- 1991-08-21 DE DE91402288T patent/DE69100528T2/de not_active Expired - Fee Related
- 1991-08-23 JP JP3237068A patent/JPH0744437B2/ja not_active Expired - Lifetime
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| FR2666183B1 (fr) | 1992-11-06 |
| US5185540A (en) | 1993-02-09 |
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| ES2047387T3 (es) | 1994-02-16 |
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