JPH0792902A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【目的】 付加回路を設けずに簡易な回路構成でパイプ
ライン方式による高速処理が可能なプログラマブルコン
トローラ。 【構成】 命令記憶部１１から読み出した命令を命令レ
ジスタ１３へ格納し演算部１４で処理した結果を実行結
果記憶部１２へ出力し、出力データ確定後に次の命令を
読み出し、命令レジスタ１３へ格納するよう制御部１５
は各部の動作を制御する制御部２０を有するプログラマ
ブルコントローラ１０。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラマブルコントロ
ーラに係り、特に、パイプライン方式、すなわち、プロ
グラム命令の読み出しと実行処理をオーバラップして処
理する制御方式における高速処理技術に関する。

【０００２】

【従来の技術】図７は、従来のプログラマブルコントロ
ーラの構成を示すブロック図である。すなわち、１はプ
ログラムを記憶する記憶部、２は入力信号を受信する入
力部、３は前記入力信号により前記プログラムを実行す
るＣＰＵ、４はＣＰＵ３の演算結果を外部機器に出力す
る出力部、５は前記プログラムの実行処理手順を記憶す
るシステム記憶部である。

【０００３】図６は、従来のプログラマブルコントロー
ラの逐次処理、すなわち、プログラム命令の読み出しの
後に実行処理を行ない、以下読み出しと実行を交互に連
続して行なう方式のタイミングを示す図である。しかし
この処理方式では、命令の読み出し時間中には命令の実
行を行なうことができず、全処理時間は、記憶された命
令のアクセスに要する時間の凡そ２倍程度となってい
た。そこで、プログラムの高速処理を実現するために、
パイプライン方式、すなわち、最初の命令の読み出しと
実行処理に並行して次の命令の読み出しを行ない、以下
は次々に読み出しと実行処理を並行してを行なう、いわ
ゆる、パイプライン方式によって命令処理時間を短縮す
る処理が考え出されている。

【０００４】

【発明が解決しようとする課題】上記パイプライン方式
は、理論的には処理時間をメモリアクセス時間の１倍程
度に高速化することができる。一般的に、パイプライン
による命令処理ステップを細かく分析すると Ｆ（フェッチ）：記憶部から命令レジスタへの命令の
読み出し Ｄ（デコード）：演算部での命令の解読 ＥＡ（エクゼキューション・アドレス）：命令の実行
アドレス生成 Ｅ（エクゼキューション）：制御部による命令の実行 の４段階に分けられるが、通常は、命令を解読し、実行
アドレスを生成した後では、データとしての情報量は多
くなり、データを記憶するためのレジスタのビット数が
増加する。処理ステップにおける区切り、すなわち、プ
ログラムの途中で演算を一時停止する点を上記〜の
ステップのどの位置に設けるかによって、シーケンス回
路の規模が大きく相違してくる。例えば、記憶部から
オペコード１６ビット、オペランド１６ビットの命令が
読み出されたとすると、命令レジスタの命令全体は３２
ビットである。演算部での解読ステップでは、オペラ
ンドはそのままで、オペコードの一部から演算制御信号
８０本、レジスタ制御信号１６本、Ｉ／Ｏアドレス１６
本、メモリアドレス１６本、計１２０本の信号が作り出
され、実行アドレスの生成ステップではＩ／Ｏアドレ
ス１６本、メモリアドレス１６本を作り、全部で１２０
本、最後の命令実行ステップでは、Ｉ／Ｏアドレス１
６本、メモリアドレス１６本、演算データ１６本、Ｉ／
Ｏ制御信号４本、メモリ制御信号４本、計５６本で演算
結果を出力する。このように、３２ビットの命令から各
種の信号が生成される。したがって、各ステップに区切
りを設けたときは、一時的にその状態を記憶するための
ビット数に大きな相違が生ずる。つまり、処理の区切り
をどこに置くかによって結果を記憶するためのレジスタ
のビット数が増加するわけである。

【０００５】また、処理の途中に行なわれる命令レジス
タから演算部へのデータの転送のため、命令の読み出し
と、命令の実行とを同時に処理しようとすると、記憶部
に実行結果を格納しないうちに、次の命令が読み出さ
れ、演算部の内容が変化してしまうから、高速化のため
各処理を完全に同期させてしまうと命令の処理が行なえ
ないことになる。そこで特開昭５９−１３５５０６号公
報には、ＣＰＵとメモリの間に命令を一時的に記憶する
ための外部レジスタや、演算部の内容が処理の途中で変
化しないように、外部付加回路を設けたものが開示され
ている。

【０００６】本発明は、特に上記のような付加回路を設
けることなく、低価格で高速処理が実行可能な、パイプ
ライン方式によるプログラマブルコントローラを提供す
ることを目的としてなされたものである。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めの手段は、特許請求の範囲に記載されている。すなわ
ち、本発明の目的は、プログラムを記憶する記憶部と、
入力信号を受信する入力部と、前記入力信号により前記
プログラムを実行するＣＰＵと、前記ＣＰＵの演算結果
を外部機器に出力する出力部と、前記プログラムの実行
処理手順を記憶するシステム記憶部を有するプログラマ
ブルコントローラにおいて、プログラム命令を格納する
命令記憶部、前記命令の実行結果を記録する実行結果記
憶部からなる記憶部と、前記命令記憶部から読み出した
命令を記憶する命令レジスタ、前記命令を解読する演算
部、前記命令の実行を指令する制御部からなるＣＰＵを
有し、命令の読み出しと、これに続く解読、実行アドレ
ス生成、実行の各処理は、前記命令の読み出しに続い
て、次の命令の読み出し以下の処理を並行的に開始しタ
イミング制御による連続処理を行なうことを特徴とする
プログラマブルコントローラによって達成される。

【０００８】

【作用】上記の構成により、パイプライン方式による処
理を行なうプログラマブルコントローラに、特別な付加
回路を設ける必要がなく、高速処理を実行することがで
き、また、動作タイミングの変更により従来の直列処理
方式による処理も可能となり、前記命令の読み出しと前
記命令の実行を並行処理することができる。

【０００９】

【実施例】図１は、本発明の一実施例のプログラマブル
コントローラ１０の構成を示すブロック図である。入力
部２、出力部４、システム記憶部５は概ね従来技術に準
じた構成を有する。ＣＰＵ２０は、命令レジスタ１３、
演算部１４、制御部１５を含み、記憶部は命令記憶部１
１と実行結果記憶部１２からなる。本実施例の特徴は、
記憶部が命令記憶部１１と実行結果記憶部１２を有し、
命令記憶部１１は、特定のコードに変換された命令が格
納され、命令レジスタ１３に命令読み出しアドレスを出
力する。命令レジスタ１３は、命令記憶部１１から読み
出された命令を一時記憶しておくレジスタである。実行
結果記憶部１２は、ＣＰＵ２０に対し実行アドレスを出
力すると共に、演算部１４による実行結果を格納する。

【００１０】次に、本実施例の動作を図１、図２を参照
して説明する。図２に示すような基本動作クロック２１
により、制御部１５は、命令読み出しアドレス２２ａを
出力し、命令２３ａを命令レジスタ１３へ読み出す。次
にこの命令２３ａの処理を演算部１４で行ない実行アド
レス２４ａを出力し、演算の結果２５ａを実行結果記憶
部１２へ出力する。出力データが確定した直後に次の命
令２３ｂを命令レジスタ１３へ格納する。このようにし
て命令２３ａ、２３ｂ…の読み出しと実行とを同時に行
なうことができ、パイプラインの区切りを命令読み出し
の直後としているので、命令読み出しのための命令レジ
スタ１３を設けておくだけで命令２３ａ、２３ｂ…を連
続して読み出すことができ、同時に実行も連続して行な
うこうとができるから、高速処理連続が可能となり、し
たがって回路構成も単純化することができる。これによ
り、一命令の処理時間をメモリアクセス時間と概ね等し
い時間に設定することが可能となった。

【００１１】図３は、命令レジスタ１３、演算部１４、
制御部１５を１つのＬＳＩとした場合のプログラマブル
コントローラ５０のＣＰＵ３０の構成を示すブロック図
である。命令レジスタ１３、演算部１４、制御部１５は
１つのＬＳＩ３２に組みこまれ、命令の処理をＬＳＩ３
２が実行するように構成したものである。ＬＳＩ３２の
なかに命令レジスタ１３、演算部１４、制御部１５を組
みこみ、命令の処理をハードウェア的に処理することが
可能のように構成し、このＣＰＵの構成によって、パイ
プライン方式による処理を実行することにより高速化が
可能であることを示す実施例である。以上の処理におい
て処理時間を制限するものはメモリのアクセス時間のみ
であるから、図１において、命令記憶部１１、実行結果
記憶部１２に高速処理能力有するメモリを使用したとす
れば、同じ回路構成によって、さらに一段と進んだ高速
処理の実行が可能である。

【００１２】図４は、他の実施例の構成を示す図で、図
１の実施例では、命令レジスタは１つの命令しか記憶し
ないが、本実施例の命令レジスタ４３では複数の命令を
記憶できるようにしたものである。このようにすればＪ
ＭＰ命令等があった場合にもＪＭＰ命令以降の分岐アド
レスを、あらかじめ読み出すことができ、ＪＭＰ命令を
読み出した時点で、すかさず目的の分岐先へ処理を移行
することができ高速処理の実行が可能となる。図５は、
命令レジスタ４３と命令記憶部４１の関係を示す図であ
る。命令記憶部４１から命令を読み出し、命令レジスタ
４３へ転送すると同時に、すでに命令レジスタ４３に格
納されている命令をプッシュ、すなわち移送を行なう。
このようにすれば、数ステップ後の命令を読み出すこと
が可能となる。

【００１３】以下、本発明の処理方式と構成を、プログ
ラマブルコントローラのＣＰＵに適用した実施例の具体
的構成と効果について説明する。本実施例の適用によ
り、パイプラインの方式のステップ、すなわち、命令
読み出し２００ｎｓ解読３ｎｓ実行アドレス生成３
ｎｓ実行２００ｎｓのうち、区切り位置を命令読み出
しの直後とすることにより、２００ｎｓの処理時間の短
縮が図られた。またこれにより、概ね１０％の原価低減
を図ることができ、装置本体の大きさも約２割の削減を
みるなどの大きな効果が得られた。

【００１４】

【発明の効果】本発明のプログラマブルコントローラに
よれば、通常のパイプライン処理回路の構成で必要とさ
れている実行アドレスレジスタが不要で、特別な付加回
路を設けることなく高速処理が可能となり、しかも、回
路構成が単純になるため、装置全体としての原価低減に
極めて有効である。さらに、タイミングの多少の変更で
従来の、命令読み出し、実行を繰り返し実行処理する方
式にも対応が可能となるなどの顕著な効果を奏するもの
である。

【図面の簡単な説明】

【図１】本発明のプログラマブルコントローラの一実施
例の構成を示すブロック図である。

【図２】本発明の一実施例における命令読み出しアドレ
スを出力し命令格納レジスタへ読み出す動作タイミング
を示す図である。

【図３】本発明のプログラマブルコントローラの他の実
施例のＣＰＵの構成を示すブロック図である。

【図４】本発明の他の実施例で命令レジスタが複数の命
令を記憶できるようにした構成図である。

【図５】図４の命令レジスタと命令記憶部の関係を示す
詳細図である。

【図６】従来のプログラマブルコントローラの処理方式
のタイミングを示す図である。

【図７】従来のプログラマブルコントローラの構成を示
すブロック図である。

【符号の説明】

１…記憶部 ２…入
力部 ３、２０、３０…ＣＰＵ ４…出
力部 ５…システム記憶部 １０、５０…プログラマブルコントローラ １１、４１…命令記憶部 １２…
実行結果記憶部 １３、４３…命令レジスタ １４…
演算部 １５、４５…制御部 １６…命令読み出しバス １７…
実行バス １８…命令データバス １９…
制御記号 ２１…動作クロック ２２…
命令読み出しアドレス ２３…命令 ２４…
実行アドレス ２５…実行結果 ３２…ＬＳＩ ３３…
マイコン ３４…マイコンデータバス ３５…
周辺インターフェース ３６…外部Ｉ／Ｏバス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムを記憶する記憶部と、入力信
   号を受信する入力部と、前記入力信号により前記プログ
   ラムを実行するＣＰＵと、前記ＣＰＵの演算結果を外部
   機器に出力する出力部と、前記プログラムの実行処理手
   順を記憶するシステム記憶部を有するプログラマブルコ
   ントローラにおいて、 プログラム命令を格納する命令記憶部、前記命令の実行
   結果を記録する実行結果記憶部からなる記憶部と、 前記命令記憶部から読み出した命令を記憶する命令レジ
   スタ、前記命令を解読する演算部、前記命令の実行を指
   令する制御部からなるＣＰＵを有し、 命令の読み出しと、これに続く解読、実行アドレス生
   成、実行の各処理は、前記命令の読み出しに続いて、次
   の命令の読み出し以下の処理を並行的に開始し、タイミ
   ング制御による連続処理を行なうことを特徴とするプロ
   グラマブルコントローラ。