JPH03180946A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はメモリに記憶されたマイクロプログラムを読
出して各種の制御を実行する装置に用いるアドレス変換
装置に関する。

「従来の技術」 第５図にメモリ内に記憶したプログラムの格納状況を示
す。図の例では物理アドレス１０００番地から１１００
番地にプログラムＮｏ、　ｌを格納し、物理アドレス２
０００番地から２１００番地の間にプログラムＮｏ、　
２を格納した状況を示している。

つまり物理アドレスとはメモリをアクセスするための絶
対アドレスを指す。

これに対しプログラム内のアドレス情報は論理アドレス
（相対アドレスとも言う）で記述される。

図の例ではプログラムを構成する各ワードＷＲＷＲ２・
・・を論理アドレス０〜ｌＯＯに格納した例を示してい
る。

一般にマイクロコンピュータのプログラムを開発する時
点では開発ツールの融通性を考慮して絶対アドレスでは
なく、論理アドレスでプログラムされることが多い。論
理アドレスは最終的にアドレス変換装置によって物理ア
ドレスに変換され、メモリへのアクセスを可能としてい
る。

第３図に論理アドレスを物理アドレスに変換するアドレ
ス変換装置の従来例を示す。

図中１はプログラムカウンタを示す。このプログラムカ
ウンタ１には現在実行中の命令が書込まれている論理ア
ドレスがストアされる。

つまりプログラムカウンタ１に対し、定数発生器２が設
けられる。定数発生器２とプログラムカウンタ１には第
４図に示すように同一のシステムクロックＡ、Ｂ、Ｃ・
・・が与えられ、このシステムクロックＡ、Ｂ、Ｃ・・
・に同期してプログラムカウンタ１は加算器３の加算結
果を取込み次の命令を読出すための論理アドレスＬＡ、
、ＬＡＣ・・・を出力すると共に定数発生器２から定数
ｉＴＡ、ｉＴ。

・・・が出力され、定数ｉＴＡ、ｉＴｗ・・・とプログ
ラムカウンタ１から出力される論理アドレスを加算器３
で加算し、その加算結果をプログラムカウンタ１に帰環
させる。プログラムカウンタ１は次のシステムクロック
Ａで加算器３の加算出力を次期論理アドレスＬＡ、、Ｌ
Ａｃとして取込みその取込んだ次期論理アドレスＬ　Ａ
　Ｅ　、　　Ｌ　Ａ　ｃ・・・を再び加算器３に出力し
、定数発生器２から出力される定数ｉＴａ、ｉＴＢ・・
・と加算し、論理アドレスを更新する。

このようにしてシステムクロックＡ、Ｂ、Ｃ・・・の供
給毎に次期論理アドレスＬＡ、、ＬＡ、・・・の更新を
行なう。従ってプログラムカウンタ１と、定数発生器２
に、加算器３とによって構成される部分を論理アドレス
発生器４と称することにする。

加算器３から出力される次期論理アドレスＬＡ。

ＬＡ、・・・は第２加算器５に人力される。この加算器
５にはベースアドレス発生器６からベースアドレスＢＡ
が与えられており、論理アドレス１．ＡＢＬＡｃ・・・
にベースアドレスＢＡを加えて物理アドレスＡＡに変換
し、メモリ７に与える。

「発明が解決しようとする課題」 第３図に示した構成によれば、第４図に示すようにシス
テムクロックＡ、Ｂ、Ｃ・・・の供Ｍによって定数発生
器２はｉＴａ、ｉＴＢ・・・を出力し、プログラムカウ
ンタ１は論理アドレスＬＡＡを出力する。

定数ｉＴＡと論理アドレスＬＡＡは第１加算器３で加算
されて次の命令を読出すための次期論理アドレスＬＡＩ
Ｉに変換されて第２加算器５に入力され、第２加算器５
でベースアドレスＢＡが加算されて物理アドレスＡＡに
変換される。

第１加算器３及び第２加算器５では遅延時間ｔ０とｔｌ
が与えられる。従ってメモリ７に与えられる物理アドレ
スＡＡ、ＢＢ、　・・・はシステムクロックＡ、　　Ｂ
、　・・・よりそれぞれｔ。＋１．の時間遅延したタイ
ミングでメモリ７に与えられる。

メモリ７では物理アドレス信号ＡＡ、ＢＢ・・・が与え
られた時点からアクセスタイムが経過した時点でアクセ
スされたアドレスの内容が読出される。

読出された内容から次に実行すべき命令が決定され、次
の命令の続出アドレスが算出される。

このようにシステムクロックＡ、Ｂ、Ｃ・・・の供給時
点から物理アドレスを算出する動作を開始するため、第
１加算器３及び第２加算器５において遅延時間τ−ｔ。

十ｔ１が与えられると、動作速度に限界が生じ、高速化
の障害となっている。

この発明の目的は加算器の遅延時間を相殺し、高速化が
可能なアドレス変換装置を提供しようとするものである
。

「課題を解決するための手段」 この発明ではプログラムカウンタに与えるクロックをシ
ステムクロックの位相より先行させ、システムクロック
のタイミングより前のタイミングで論理アドレス加算器
が出力する次の論理アドレスを取込み、この取込んだ論
理アドレスを直ちにベースアドレス加算出器に与え、ベ
ースアドレス加算器において、システムクロックの発生
タイミングより前のタイミングでベースアドレスとプロ
グラムカウンタに格納した論理アドレスを加算させる。

この加算結果はシステムクロックの供給タイミングでラ
ッチ回路にこのベースアドレスを加算したアドレスをラ
ッチすることができる。ラッチ回路のう・２ヂ出力は定
数加算器に人力される。

定数加算演算器では、定数発生器２から出力される定数
とラッチ回路から与えられるベースアドレスが加えられ
たアドレス信号が与えられ、この定数とアドレス信号と
を加算して物理アドレスを算出する。

従ってこの発明によればプログラムカウンタに格納され
た論理アドレスとベースアドレスの加算をシステムクロ
ックのタイミングより前のタイミングで処理し、システ
ムクロックの供給タイごングでは定数を既に加算処理さ
れたアドレスに加算すればよい。

従ってシステムクロックのタイミングから１個の加算器
の遅延時間分の時間で物理アドレスを発生させることが
でき、高速化を実現することができる。

「実施例」 第１図にこの発明の一実施例を示す。第１図において、
第３図と対応する部分には同一符号を付して示す。

この発明の特徴とする構成は論理アドレス発生器４を構
成するプログラムカウンタ１と定数発生器２から論理ア
ドレスＬＡ、と定数ｉＴ、１を論理アドレス加算器３に
与え、次のタイ果ングで使用する論理アドレスを発生さ
せると共に、プログラムカウンタ１と定数発生器２から
出力される論理アドレスＬＡＡと定数ｉＴＡを直接取出
し、論理アドレスＬＡ、、ＬＡＩ・・・を特別に設けた
ベースアドレス加算器８に与え、論理アドレスＬＡＡに
ベースアドレスＢＡを加算する構成にした点と、このベ
ースアドレス加算器８の加算結果を一時保持するラッチ
回路９を設けた点と、 このラッチ回路９のラッチ出力を定数発生器２から出力
される定数ｉＴＡに加算する定数加算器１０とによって
アドレス変換装置を構成した点である。

この発明の構成においてはプログラムカウンタ１に与え
るクロックは第２図に示すようにシステムクロックＡ、
Ｂ、Ｃ・・・より進み位相のクロックＣＰを与えること
ができる。

つまりラッチ回路９を設けたことによってプログラムカ
ウンタｌにシステムクロックＡ、Ｂ、Ｃ・・・のタイミ
ングより前のタイミングで、プログラムカウンタｌが論
理アドレス加算器３が出力する論理アドレスを取込み、
その論理アドレスを出力したとしても、ラッチ回路９に
よってその出力データをラッチするから、システムクロ
ックの供給タイミングでは既に論理アドレスにベースア
ドレスを加えたアドレス信号を得ることができる。

よってシステムクロックＡ、Ｂ、Ｃ・・・が与えられる
タイミングで定数ｉＴ６が更新されることによって、こ
の更新されたアドレス信号に定数ｉＴＡを加えることが
でき、よってシステムクロックＡ。

ＢＣ・・・のタイミングから定数加算器１０の加算遅延
時間ｔ′。だけの遅延で物理アドレスＥＡ、。

ＥＡ、・・・を発生させることができる。

第２図を用いてこの発明の動作を更に詳しく説明する。

第２図Ａ、Ｂ、Ｃ・・・はシステムクロックを示す。

このシステムクロックＡ、Ｂ、Ｃ・・・は定数発生器２
に与えられ、定数ｉＴＡを更新する。

クロックＣＰはシステムクロックＡ、Ｂ、Ｃ・・・のタ
イミングよりｔ２だけ進んだ位相を具備し、プログラム
カウンタ１に与えられ、プログラムカウンタｌに格納さ
れ論理アドレスＬＡＡ、ＬＡｅ・・・を更新させる。

プログラムカウンタ１に格納される論理アドレスＬ　Ａ
ａ　、　　Ｌ　Ａ＋＋・・・がクロックＣＰのタイミン
グで更新されるタイミングからベースアドレス加算器８
の遅延時間ｔ１後に論理アドレスＬＡ＾。

ＬＡ、・・・にベースアドレスＢＡを加算したアドレス
ＣＡＡ、ＣＡ、・・・がベースアドレス加算器８から出
力される。

よって例えばシステムクロックＡ、Ｂ、Ｃ・・・と同期
したタイくングでラッチ信号ＬＣＫをラッチ回路９に与
えることによって、このラッチ信号ＬＣＫのタイ多ング
でアドレスＣＡ＾、ＣＡｍ・・・をラッチすることがで
きる。第２図中ＤＡａ。

ＤＡ、・・・はそのラッチ出力を示す。

ラッチ回路９にラッチされたアドレスＤＡ、。

ＤＡＢ・・・は定数加算器１０に与えられる。定数加算
器１０にはシステムクロックＡ、Ｂ・・・のタイミング
で定数ｉＴａ、ｉＴｎ・・・が更新されて人力されるか
ら、その加算結果ＥＡ、、ＥＡ、・・・は各システムク
ロックＡ、Ｂ、・・・のタイミングから定数加算器１０
の遅延時間ｔ′。だけの遅延時間でメモリ７に与えられ
る。

「発明の効果」 以上説明したように、この発明によれば論理アドレスを
物理アドレスに変換するアドレス変換装置において、論
理アドレスの更新から物理アドレスの発生までの時間遅
れを定数加算器１０の遅延時間だけにすることができる
。

よって論理アドレスの発生から物理アドレスの発生まで
の時間を短かくすることができ、メモリの続出速度を速
めることができ、高速処理が可能になる利点が得られる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の詳細な説明するための波形図、１ 第３図は従来の技術を説明するためのブロック図、第４
図は従来の技術の動作を説明するための波形図、第５図
はメモリに書込まれたプログラムの格納状況を説明する
ための図である。 １；プログラムカウンタ、２：定数発生器、３：論理ア
ドレス加算器、４：論理アドレス発生器、６：ベースア
ドレス発生器、７：メモリ、８：ベースアドレス加算器
、９：ラッチ回路、１０：定数加算器。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、プログラムカウンタに格納された論理アドレ
   スと、定数発生器から出力される定数とを論理アドレス
   加算器によって加算して次のタイミングで発生すべき論
   理アドレスを発生する論理アドレス発生器と、 Ｂ、上記プログラムカウンタに格納された論理アドレス
   にベースアドレスを加算するベースアドレス加算器と、 Ｃ、このベースアドレス加算器の加算結果をラッチする
   ラッチ回路と、 Ｄ、このラッチ回路のラッチ出力と上記定数発生器から
   出力される定数とを加算してメモリをアクセスするため
   の物理アドレスを出力する定数加算器と、 によって構成したアドレス変換装置。