JPH0744455A - アドレスデコーダ - Google Patents
アドレスデコーダInfo
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- JPH0744455A JPH0744455A JP5184112A JP18411293A JPH0744455A JP H0744455 A JPH0744455 A JP H0744455A JP 5184112 A JP5184112 A JP 5184112A JP 18411293 A JP18411293 A JP 18411293A JP H0744455 A JPH0744455 A JP H0744455A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 回路規模が小さくアドレス領域の拡張性があ
るアドレスデコーダを提供する。 【構成】 プロセッサから出力されたアドレス１０１は
アドレス領域毎のアドレス比較部１０２，１０３，１０
４に入力される。アドレス比較部１０２では、アドレス
１０１と、マスクレジスタ１０５の値をビット毎にＮＯ
Ｔを取った値とビット毎の論理積がアンド回路１０６で
取られ、その結果がベースアドレスレジスタ１０７に格
納されている当該領域の先頭アドレスと比較回路１０８
で比較され、一致した場合、アドレス１０１が当該領域
内のアドレスであることを示す“１”のアドレスデコー
ド信号１１７が出力される。アドレス比較部１０３、１
０４もアドレス比較部１０２と同様である。
るアドレスデコーダを提供する。 【構成】 プロセッサから出力されたアドレス１０１は
アドレス領域毎のアドレス比較部１０２，１０３，１０
４に入力される。アドレス比較部１０２では、アドレス
１０１と、マスクレジスタ１０５の値をビット毎にＮＯ
Ｔを取った値とビット毎の論理積がアンド回路１０６で
取られ、その結果がベースアドレスレジスタ１０７に格
納されている当該領域の先頭アドレスと比較回路１０８
で比較され、一致した場合、アドレス１０１が当該領域
内のアドレスであることを示す“１”のアドレスデコー
ド信号１１７が出力される。アドレス比較部１０３、１
０４もアドレス比較部１０２と同様である。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にアドレスデコーダに関する。
にアドレスデコーダに関する。
【０００２】
【従来の技術】マイクロプロセッサにおいて、外部との
データ通信を行なう際には、その複数の外部のデバイス
を特定するためのアドレスを出力する。このアドレスは
エンコードされた汎用の信号線であるため、指定したア
ドレス領域に対応して、指定したデバイスに対してのウ
ェイトやチップセレクト等を機能させるアドレスデコー
ダが必要となる。
データ通信を行なう際には、その複数の外部のデバイス
を特定するためのアドレスを出力する。このアドレスは
エンコードされた汎用の信号線であるため、指定したア
ドレス領域に対応して、指定したデバイスに対してのウ
ェイトやチップセレクト等を機能させるアドレスデコー
ダが必要となる。
【０００３】このアドレスデコーダは、そのシステム毎
に専用に作成する方法と汎用のアドレスデコーダを用意
する方法がある。システムはできるだけ少ない数の汎用
チップで構築することが望ましいため、汎用チップの中
に汎用性のあるアドレスデコーダを持たせ、同じ回路で
システムに応じて機能を変更できる必要がある。
に専用に作成する方法と汎用のアドレスデコーダを用意
する方法がある。システムはできるだけ少ない数の汎用
チップで構築することが望ましいため、汎用チップの中
に汎用性のあるアドレスデコーダを持たせ、同じ回路で
システムに応じて機能を変更できる必要がある。
【０００４】そのため、同じ回路でレジスタ書換えによ
りアドレス領域を変更できる、自由度の高いアドレスデ
コーダが要求される。
りアドレス領域を変更できる、自由度の高いアドレスデ
コーダが要求される。
【０００５】図３はアドレスデコーダの従来例のブロッ
ク図である。このアドレスデコーダは、アドレス全領域
を重複なしに３つの領域に分けるもので、下側の領域境
界を示す領域境界レジスタ３０２、プロセッサ等から出
力されたアドレスの上位３ビット３０１と下側の領域境
界を減算する減算器３０４とからなるアドレス比較部３
０６と、上側の領域境界を示す領域境界レジスタ３０
３、入力アドレスの上位３ビットと上側の領域境界を減
算する減算器３０５とからなるアドレス比較部３０７
と、減算器３０４のキャリーの反転と減算器３０５のキ
ャリーの論理積をとるアンドゲート３１１と、減算器３
０５のキャリーを反転するインバータ３０９で構成され
ている。
ク図である。このアドレスデコーダは、アドレス全領域
を重複なしに３つの領域に分けるもので、下側の領域境
界を示す領域境界レジスタ３０２、プロセッサ等から出
力されたアドレスの上位３ビット３０１と下側の領域境
界を減算する減算器３０４とからなるアドレス比較部３
０６と、上側の領域境界を示す領域境界レジスタ３０
３、入力アドレスの上位３ビットと上側の領域境界を減
算する減算器３０５とからなるアドレス比較部３０７
と、減算器３０４のキャリーの反転と減算器３０５のキ
ャリーの論理積をとるアンドゲート３１１と、減算器３
０５のキャリーを反転するインバータ３０９で構成され
ている。
【０００６】アドレス３０１はアドレス比較部３０６、
３０７に各々入力され、３ビットの領域境界レジスタ３
０２、３０３との大小をそれぞれ３ビットの減算器３０
４、３０５で比較する。減算器３０４、３０５はアドレ
ス３０１からレジスタ３０２、３０３の値を減算し、キ
ャリーのみを発生する。これにより、アドレス比較部３
０６の結果として、アドレスレジスタ３０２よりアドレ
ス３０１が小さい場合アドレスデコード信号３１０とし
て“１”が出力され、下側のアドレス領域が選択され
る。
３０７に各々入力され、３ビットの領域境界レジスタ３
０２、３０３との大小をそれぞれ３ビットの減算器３０
４、３０５で比較する。減算器３０４、３０５はアドレ
ス３０１からレジスタ３０２、３０３の値を減算し、キ
ャリーのみを発生する。これにより、アドレス比較部３
０６の結果として、アドレスレジスタ３０２よりアドレ
ス３０１が小さい場合アドレスデコード信号３１０とし
て“１”が出力され、下側のアドレス領域が選択され
る。
【０００７】アドレスレジスタ３０３よりアドレス３０
１が小さい場合は、アドレスデコード信号３１１として
“１”が出力され、中間のアドレス領域が選択される。
１が小さい場合は、アドレスデコード信号３１１として
“１”が出力され、中間のアドレス領域が選択される。
【０００８】アドレスレジスタ３０３よりアドレス３０
１が大きい場合は、アドレスレコード信号３１２として
“１”が出力され、上側のアドレス領域が選択される。
１が大きい場合は、アドレスレコード信号３１２として
“１”が出力され、上側のアドレス領域が選択される。
【０００９】図４はこのアドレスレコーダによるアドレ
ス領域指定例を示す図である。アドレス空間全体は、３
つの領域４０１、４０２、４０３からなる。プロセッサ
から出力されるアドレスは１６ビットとし、その上位３
ビットが、上記アドレスデコーダに入力される。
ス領域指定例を示す図である。アドレス空間全体は、３
つの領域４０１、４０２、４０３からなる。プロセッサ
から出力されるアドレスは１６ビットとし、その上位３
ビットが、上記アドレスデコーダに入力される。
【００１０】レジスタ３０２にアドレス境界値１を格納
しておくことにより、境界のアドレスは上位３ビットが
１となり、最も低い領域である領域０は０番地から１Ｆ
ＦＦ番地となる。また、レジスタ３０３にも同様にアド
レス境界値５を格納しておくことで、領域１はレジスタ
３０２と３０３の間の領域で、２０００番地から９ＦＦ
Ｆ番地となる。そして、領域２はＡ０００からＦＦＦＦ
番地となる。
しておくことにより、境界のアドレスは上位３ビットが
１となり、最も低い領域である領域０は０番地から１Ｆ
ＦＦ番地となる。また、レジスタ３０３にも同様にアド
レス境界値５を格納しておくことで、領域１はレジスタ
３０２と３０３の間の領域で、２０００番地から９ＦＦ
Ｆ番地となる。そして、領域２はＡ０００からＦＦＦＦ
番地となる。
【００１１】図５はアドレスデコーダの他の従来例のブ
ロック図で、アドレスのマスクによる領域指定例を特開
昭６３−８３９９９号公報の記述に基づいて示したもの
である。
ロック図で、アドレスのマスクによる領域指定例を特開
昭６３−８３９９９号公報の記述に基づいて示したもの
である。
【００１２】フェイルビットメモリ５０４に入力される
アドレス５０１は、マスクゲート回路５０２によりその
一部ビットがマスクされ、フェイルビットメモリ５０４
へ出力されるアドレス５０３はアドレス領域の指定とな
る。このように、アドレスの任意のビットをマスクする
ことによりアドレス領域の先頭からという制限付きで２
の階乗の任意の領域を指定できる。なお、図５において
５０５は書込み信号、５０６はデータ入力線、５０７は
データ出力線である。
アドレス５０１は、マスクゲート回路５０２によりその
一部ビットがマスクされ、フェイルビットメモリ５０４
へ出力されるアドレス５０３はアドレス領域の指定とな
る。このように、アドレスの任意のビットをマスクする
ことによりアドレス領域の先頭からという制限付きで２
の階乗の任意の領域を指定できる。なお、図５において
５０５は書込み信号、５０６はデータ入力線、５０７は
データ出力線である。
【００１３】図６はこれらのアドレスデコーダを用いた
システムの例を示すブロック図である。汎用プロセッサ
６０９はＣＰＵ６０１、アドレスデコーダ６０４、ウェ
イトコントローラ６０３を内蔵し、メモリ６０２とＩ／
Ｏ６０５に接続されている。
システムの例を示すブロック図である。汎用プロセッサ
６０９はＣＰＵ６０１、アドレスデコーダ６０４、ウェ
イトコントローラ６０３を内蔵し、メモリ６０２とＩ／
Ｏ６０５に接続されている。
【００１４】ＣＰＵからアクセスするメモリやＩ／Ｏ
は、一様にＣＰＵのアドレス空間に割り付けられている
ため、メモリ６０２、Ｉ／Ｏ６０５は、アドレスデコー
ダ６０４の出力であるチップセレクト信号６０８によっ
て自分が選択されたことを知る。また、その信号は汎用
プロセッサ６０９内部のウェイトコントローラ６０３に
接続され、選択されたデバイスに応じて、レディ信号６
０６によりＣＰＵ６０１のウェイトの制御を行なう。
は、一様にＣＰＵのアドレス空間に割り付けられている
ため、メモリ６０２、Ｉ／Ｏ６０５は、アドレスデコー
ダ６０４の出力であるチップセレクト信号６０８によっ
て自分が選択されたことを知る。また、その信号は汎用
プロセッサ６０９内部のウェイトコントローラ６０３に
接続され、選択されたデバイスに応じて、レディ信号６
０６によりＣＰＵ６０１のウェイトの制御を行なう。
【００１５】このアドレスデコーダ６０４に、前述の動
的にアドレス領域を定められるアドレスデコーダを採用
することで、周辺内蔵型プロセッサ６０９の内部の回路
を変更すること無く、チップセレクトの出力をアドレス
の任意の場所に割り付けることができ、システムによっ
て変わる、メモリ６０２やＩ／Ｏ６０５のアドレス空間
割り付けに自由に対応できる様になる。
的にアドレス領域を定められるアドレスデコーダを採用
することで、周辺内蔵型プロセッサ６０９の内部の回路
を変更すること無く、チップセレクトの出力をアドレス
の任意の場所に割り付けることができ、システムによっ
て変わる、メモリ６０２やＩ／Ｏ６０５のアドレス空間
割り付けに自由に対応できる様になる。
【００１６】
【発明が解決しようとする課題】上述した従来例のアド
レスデコーダは、下記の様な欠点がある。 （１）従来例１（図３） ２つの領域境界をレジスタに蓄えておき、減算器でアド
レスと比較を行ない、その結果により領域を知る方法で
あるため、１回のデコードのために必ず１回の減算を行
なう必要があり、複数の減算器を要する。
レスデコーダは、下記の様な欠点がある。 （１）従来例１（図３） ２つの領域境界をレジスタに蓄えておき、減算器でアド
レスと比較を行ない、その結果により領域を知る方法で
あるため、１回のデコードのために必ず１回の減算を行
なう必要があり、複数の減算器を要する。
【００１７】さらに、デコードすべき領域数が増加する
と、その数だけ減算器を用いる必要があるため回路規模
が極端に大きくなる。このため、領域数が制限されるこ
とが多く、２つの領域の境界を共用化することも多い。
と、その数だけ減算器を用いる必要があるため回路規模
が極端に大きくなる。このため、領域数が制限されるこ
とが多く、２つの領域の境界を共用化することも多い。
【００１８】また、３２ビットのアドレスを全て比較す
る場合、３２ビットの減算器を全ての領域毎に一つ設け
ることになる。減算器のような回路は、ビット数の増大
に対して回路の増加量が極めて大きいので回路規模を抑
えるために減算器のビット数を減らしてアドレス領域の
大きさの自由度を犠牲にすることになる。 （２）従来例２（図５） アドレスマスクのみを用いる方式のため、アドレス領域
の始点は常にアドレス空間の先頭となり、２の階乗の領
域長に固定される。また、複数の領域の確保を行なう
と、互いの領域が必ず重複する。
る場合、３２ビットの減算器を全ての領域毎に一つ設け
ることになる。減算器のような回路は、ビット数の増大
に対して回路の増加量が極めて大きいので回路規模を抑
えるために減算器のビット数を減らしてアドレス領域の
大きさの自由度を犠牲にすることになる。 （２）従来例２（図５） アドレスマスクのみを用いる方式のため、アドレス領域
の始点は常にアドレス空間の先頭となり、２の階乗の領
域長に固定される。また、複数の領域の確保を行なう
と、互いの領域が必ず重複する。
【００１９】これらにより、領域確保の自由度は著しく
低く、アドレスデコードの目的にはほとんど適さない。
低く、アドレスデコードの目的にはほとんど適さない。
【００２０】本発明の目的は、従来回路と比較して同じ
自由度で回路規模が小さく、アドレス領域の拡張性があ
るアドレスデコーダを提供することにある。
自由度で回路規模が小さく、アドレス領域の拡張性があ
るアドレスデコーダを提供することにある。
【００２１】
【課題を解決するための手段】本発明のアドレスデコー
ダは、アドレス空間の所定の領域の先頭アドレスが格納
される、アドレスと同じビット長のベースアドレスレジ
スタと、アドレスと同じビット長を持つマスクレジスタ
と、プロセッサから出力されたアドレスを前記マスクレ
ジスタの値でビット毎にマスクするマスク手段と、前記
マスク手段によるマスク結果と前記ベースアドレスレジ
スタの値の一致／不一致を検出し、アドレスデコード結
果として出力する比較回路とを有し、前記マスクレジス
タの値は、プロセッサから出力されたアドレスが前記領
域内のアドレスであれば、前記マスク手段によるマスク
結果が前記ベースアドレスレジスタの値と一致するよう
な値である。
ダは、アドレス空間の所定の領域の先頭アドレスが格納
される、アドレスと同じビット長のベースアドレスレジ
スタと、アドレスと同じビット長を持つマスクレジスタ
と、プロセッサから出力されたアドレスを前記マスクレ
ジスタの値でビット毎にマスクするマスク手段と、前記
マスク手段によるマスク結果と前記ベースアドレスレジ
スタの値の一致／不一致を検出し、アドレスデコード結
果として出力する比較回路とを有し、前記マスクレジス
タの値は、プロセッサから出力されたアドレスが前記領
域内のアドレスであれば、前記マスク手段によるマスク
結果が前記ベースアドレスレジスタの値と一致するよう
な値である。
【００２２】また、本発明の他のアドレスデコーダは、
前記ベースアドレスレジスタ、前記マスクレジスタ、前
記マスク手段、前記比較回路の組を領域毎に複数有し、
さらに各組のアドレスデコード結果を出力し、その際一
致を示すアドレスデコード結果が複数入力した場合、最
も優先順位の高いもの以外は不一致に変更して出力する
プライオリティ・エンコーダを有する。
前記ベースアドレスレジスタ、前記マスクレジスタ、前
記マスク手段、前記比較回路の組を領域毎に複数有し、
さらに各組のアドレスデコード結果を出力し、その際一
致を示すアドレスデコード結果が複数入力した場合、最
も優先順位の高いもの以外は不一致に変更して出力する
プライオリティ・エンコーダを有する。
【００２３】
【作用】本発明では減算器を用いないため、回路規模が
小さくて済む。また、本発明ではデコードされない領域
が存在するので、アドレスデコード領域を新規に確保す
ることができる。
小さくて済む。また、本発明ではデコードされない領域
が存在するので、アドレスデコード領域を新規に確保す
ることができる。
【００２４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２５】図１は本発明の一実施例のアドレスデコー
ダのブロック図、図２はアドレス領域指定例を示す図で
ある。
ダのブロック図、図２はアドレス領域指定例を示す図で
ある。
【００２６】本実施例はデコードするアドレス領域が、
図２に示すように、２０００番地から３ＦＦＦ番地まで
の領域２０１、８０００番地から８０ＦＦ番地までの領
域２０２、８０００番地からＦＦＦＦ番地まで領域３０
３の３つの領域の場合である。ここでアドレス値は１６
進数で表わす。
図２に示すように、２０００番地から３ＦＦＦ番地まで
の領域２０１、８０００番地から８０ＦＦ番地までの領
域２０２、８０００番地からＦＦＦＦ番地まで領域３０
３の３つの領域の場合である。ここでアドレス値は１６
進数で表わす。
【００２７】アドレス比較部１０２は領域２０１のアド
レスか否かをデコードする部分で、マスク値“１ＦＦ
Ｆ”が格納されているマスクレジスタ１０５と、プロセ
ッサから出力されたアドレス１０１（１６ビット）と、
マスクレジスタ１０２のマスク値のビット毎にＮＯＴを
取った値をビット毎に論理積をとるアンド回路１０６
（マスク手段）と、領域２０１のべースアドレス“２０
００”が格納されているベースアドレスレジスタ１０７
と、アンド回路１０６の出力とベースアドレスレジスタ
１０７のべースアドレス“２０００”を比較し、一致の
場合“１”のアドレスデコーダ信号１１７を出力する比
較回路１０８で構成されている。
レスか否かをデコードする部分で、マスク値“１ＦＦ
Ｆ”が格納されているマスクレジスタ１０５と、プロセ
ッサから出力されたアドレス１０１（１６ビット）と、
マスクレジスタ１０２のマスク値のビット毎にＮＯＴを
取った値をビット毎に論理積をとるアンド回路１０６
（マスク手段）と、領域２０１のべースアドレス“２０
００”が格納されているベースアドレスレジスタ１０７
と、アンド回路１０６の出力とベースアドレスレジスタ
１０７のべースアドレス“２０００”を比較し、一致の
場合“１”のアドレスデコーダ信号１１７を出力する比
較回路１０８で構成されている。
【００２８】アドレス比較部１０３は領域２０２のアド
レスか否かをデコードする部分で、マスク値“００Ｆ
Ｆ”が格納されているマスクレジスタ１０９と、プロセ
ッサから出力されたアドレス１０１（１６ビット）と、
マスクレジスタ１０９のマスク値のビット毎にＮＯＴを
取った値をビット毎に論理積をとるアンド回路１１０
と、領域２０２のベースアドレス“８０００”が格納さ
れているベースアドレスレジスタ１１１と、アンド回路
１１０の出力とベースアドレスレジスタ１１１のベース
アドレス“８０００”を比較し、一致の場合“１”のア
ドレスデコード信号１１８を出力する比較回路１１２で
構成されている。
レスか否かをデコードする部分で、マスク値“００Ｆ
Ｆ”が格納されているマスクレジスタ１０９と、プロセ
ッサから出力されたアドレス１０１（１６ビット）と、
マスクレジスタ１０９のマスク値のビット毎にＮＯＴを
取った値をビット毎に論理積をとるアンド回路１１０
と、領域２０２のベースアドレス“８０００”が格納さ
れているベースアドレスレジスタ１１１と、アンド回路
１１０の出力とベースアドレスレジスタ１１１のベース
アドレス“８０００”を比較し、一致の場合“１”のア
ドレスデコード信号１１８を出力する比較回路１１２で
構成されている。
【００２９】アドレス比較部１０４は領域２０３のアド
レスか否かをデコードする部分で、マスク値“７ＦＦ
Ｆ”が格納されているマスクレジスタ１１３と、プロセ
ッサから出力されたアドレス１０１（１６ビット）と、
マスクレジスタ１１０のマスク値のビット毎にＮＯＴを
取った値をビット毎に論理積をとるアンド回路１１４
と、領域２０３のベースアドレスレジスタ“８０００”
が格納されているベースアドレスレジスタ１１５と、ア
ンド回路１１４の出力とベースアドレスレジスタ１１５
のベースアドレス“８０００”を比較し、一致の場合
“１”のアドレスデコード信号１１９を出力する比較回
路１１６で構成されている。
レスか否かをデコードする部分で、マスク値“７ＦＦ
Ｆ”が格納されているマスクレジスタ１１３と、プロセ
ッサから出力されたアドレス１０１（１６ビット）と、
マスクレジスタ１１０のマスク値のビット毎にＮＯＴを
取った値をビット毎に論理積をとるアンド回路１１４
と、領域２０３のベースアドレスレジスタ“８０００”
が格納されているベースアドレスレジスタ１１５と、ア
ンド回路１１４の出力とベースアドレスレジスタ１１５
のベースアドレス“８０００”を比較し、一致の場合
“１”のアドレスデコード信号１１９を出力する比較回
路１１６で構成されている。
【００３０】このように、各アドレス比較部１０２、１
０３、１０４では入力されたアドレス１０１と、マスク
レジスタ１０５、１０９、１１３のビット毎にＮＯＴを
取った値と各ビット毎に論理積を取ることにより、アド
レス領域の大きさは２の階乗のうち任意の値を取ること
ができる。
０３、１０４では入力されたアドレス１０１と、マスク
レジスタ１０５、１０９、１１３のビット毎にＮＯＴを
取った値と各ビット毎に論理積を取ることにより、アド
レス領域の大きさは２の階乗のうち任意の値を取ること
ができる。
【００３１】そして、各々のアドレス比較部１０２、１
０３、１０４のアドレスデコード結果１１７〜１１９
は、そのままでは領域に重複があるため、プライオリテ
ィ・エンコーダー１２０に入力され、最も優先順位の高
い１つの領域のアドレスデコード信号が選択され、これ
がアドレスデコーダの最終的な出力となる。
０３、１０４のアドレスデコード結果１１７〜１１９
は、そのままでは領域に重複があるため、プライオリテ
ィ・エンコーダー１２０に入力され、最も優先順位の高
い１つの領域のアドレスデコード信号が選択され、これ
がアドレスデコーダの最終的な出力となる。
【００３２】次に、本実施例の動作を説明する。
【００３３】アドレス１０１として、例えば３０００が
入力されたとする。アドレス１０１はそれぞれアンド回
路１０６、１１０、１１４でそれぞれマスクレジスタ１
０５、１０９、１１３の値のＮＯＴを取った値をビット
毎に論理積が取られる。その結果、アンド回路１０６、
１１０、１１４の出力は２０００、３０００、００００
となり、アンド回路１０６の出力のみが対応するベース
アドレスレジスタ１０７と一致するため、比較回路１０
８からのみ“１”のアドレスデコード信号１１７が出力
される。これがプライオリティ・エンコーダ１２０から
出力されて、アドレスデコーダの最終的な出力となり、
領域２０１のアドレスがプロセッサから出力されたこと
がわかる。
入力されたとする。アドレス１０１はそれぞれアンド回
路１０６、１１０、１１４でそれぞれマスクレジスタ１
０５、１０９、１１３の値のＮＯＴを取った値をビット
毎に論理積が取られる。その結果、アンド回路１０６、
１１０、１１４の出力は２０００、３０００、００００
となり、アンド回路１０６の出力のみが対応するベース
アドレスレジスタ１０７と一致するため、比較回路１０
８からのみ“１”のアドレスデコード信号１１７が出力
される。これがプライオリティ・エンコーダ１２０から
出力されて、アドレスデコーダの最終的な出力となり、
領域２０１のアドレスがプロセッサから出力されたこと
がわかる。
【００３４】次に、アドレス１０１として、例えば８０
Ｆ０が入力されたとする。この場合、アンド回路１０
６，１１０，１１４の出力は全て８０００となり、この
うちアンド回路１１０と１１４の出力が対応するベース
アドレスレジスタ１１１，１１５の値と一致するため、
比較回路１１２，１１６から“１”のアドレスレコード
信号１１８，１２０がそれぞれ出力される。これは、ア
ドレス８０Ｆ０が領域２０２と２０３の両方にまたがっ
ているからである。そこで、プライオリティ・エンコー
ダ１２０から領域２０２のアドレスデコード信号１１８
が優先されて出力される。
Ｆ０が入力されたとする。この場合、アンド回路１０
６，１１０，１１４の出力は全て８０００となり、この
うちアンド回路１１０と１１４の出力が対応するベース
アドレスレジスタ１１１，１１５の値と一致するため、
比較回路１１２，１１６から“１”のアドレスレコード
信号１１８，１２０がそれぞれ出力される。これは、ア
ドレス８０Ｆ０が領域２０２と２０３の両方にまたがっ
ているからである。そこで、プライオリティ・エンコー
ダ１２０から領域２０２のアドレスデコード信号１１８
が優先されて出力される。
【００３５】
【発明の効果】以下、本発明の効果を従来例と比較して
説明する。 （１）同じ自由度での回路規模が小さい。
説明する。 （１）同じ自由度での回路規模が小さい。
【００３６】３ビットの幅を持つアドレスデコーダで比
較する。従来例１（図３）は、回路規模としては、ＮＡ
ＮＤ回路換算で５０ゲートである。この減算器の規模は
キャリーのみを用いるので同一のビット幅のＡＬＵより
小さい。しかし、さらにアドレス領域のビット幅が増大
すると、減算器の大きさは爆発的に増大する。それに対
して、本発明では２１ゲートで実現できる。さらに、ア
ドレス領域のビット幅が増大しても、回路規模の増加は
アドレス領域のビット数にほぼ比例するため、大きな領
域の細かいアドレス指定を可能にする。 （２）アドレス領域の拡張性がある。
較する。従来例１（図３）は、回路規模としては、ＮＡ
ＮＤ回路換算で５０ゲートである。この減算器の規模は
キャリーのみを用いるので同一のビット幅のＡＬＵより
小さい。しかし、さらにアドレス領域のビット幅が増大
すると、減算器の大きさは爆発的に増大する。それに対
して、本発明では２１ゲートで実現できる。さらに、ア
ドレス領域のビット幅が増大しても、回路規模の増加は
アドレス領域のビット数にほぼ比例するため、大きな領
域の細かいアドレス指定を可能にする。 （２）アドレス領域の拡張性がある。
【００３７】本発明、および従来技術のアドレス領域は
３つのものが示されているが、すでに運用されているシ
ステムの上位のシステムを作成するため、さらに多数の
アドレス領域を追加指定することを考える。このとき、
従来例１では、デコードされないアドレス領域が無いの
で、従来システムのアドレスデコードに影響を与えずに
新規にアドレス領域を確保することが不可能であること
に対して、本発明では、それまでに書いた領域のデコー
ド結果を保存しつつ、それまで空いていた領域に新たな
アドレスデコード領域を定めることができる。
３つのものが示されているが、すでに運用されているシ
ステムの上位のシステムを作成するため、さらに多数の
アドレス領域を追加指定することを考える。このとき、
従来例１では、デコードされないアドレス領域が無いの
で、従来システムのアドレスデコードに影響を与えずに
新規にアドレス領域を確保することが不可能であること
に対して、本発明では、それまでに書いた領域のデコー
ド結果を保存しつつ、それまで空いていた領域に新たな
アドレスデコード領域を定めることができる。
【００３８】以上のように、本発明は、外部ハードウェ
ア、レジスタの互換性を保ちつつ、上位システムに拡張
することができる。 （３）アドレス領域の自由度が現実のデバイスに即して
いる。
ア、レジスタの互換性を保ちつつ、上位システムに拡張
することができる。 （３）アドレス領域の自由度が現実のデバイスに即して
いる。
【００３９】指定できるアドレス領域の自由度に関して
は、従来例１と比較すると、本発明では指定できない領
域指定法が存在する。
は、従来例１と比較すると、本発明では指定できない領
域指定法が存在する。
【００４０】図４において、この領域指定法は本発明で
はそのままでは実現できない。これは、領域のアドレス
の幅は常に２の階乗に制限されるためである。しかし、
実際のシステムでは、領域指定の目的は特定のメモリ等
のデバイスに対して、デバイスに割り付けられたアドレ
スへのアクセスがあったことをデバイス等に伝えること
であり、メモリや外部デバイス等のアドレス空間は、２
の階乗の幅のアドレス領域を持つことが殆んどのため、
２の階乗でない幅のアドレス領域を確保する必要性は殆
んど無い。そのため、従来例１の、領域１や領域２のよ
うな領域指定は、冗長な領域ができ、アドレスデコード
の拡張性が低い。 （４）同じ回路規模でアドレス領域の自由度の幅が大き
い。
はそのままでは実現できない。これは、領域のアドレス
の幅は常に２の階乗に制限されるためである。しかし、
実際のシステムでは、領域指定の目的は特定のメモリ等
のデバイスに対して、デバイスに割り付けられたアドレ
スへのアクセスがあったことをデバイス等に伝えること
であり、メモリや外部デバイス等のアドレス空間は、２
の階乗の幅のアドレス領域を持つことが殆んどのため、
２の階乗でない幅のアドレス領域を確保する必要性は殆
んど無い。そのため、従来例１の、領域１や領域２のよ
うな領域指定は、冗長な領域ができ、アドレスデコード
の拡張性が低い。 （４）同じ回路規模でアドレス領域の自由度の幅が大き
い。
【００４１】メモリや外部デバイス等のアドレス空間
は、幅の桁の差が非常に大きい。従来例１は、減算器の
ビット数制限があるため、メモリやデバイスのアドレス
幅の桁の違いにそのままでは対応できない。それに対し
て、本発明は同じ素子数でも広いアドレス幅に対応でき
る。定量的には、素子数が５０ゲートでは従来例１では
３ビットの自由度であるのに対して、本発明では７ビッ
トのアドレスデコードが可能となる。しかも、その差は
ビット数が大きくなる程増大する。
は、幅の桁の差が非常に大きい。従来例１は、減算器の
ビット数制限があるため、メモリやデバイスのアドレス
幅の桁の違いにそのままでは対応できない。それに対し
て、本発明は同じ素子数でも広いアドレス幅に対応でき
る。定量的には、素子数が５０ゲートでは従来例１では
３ビットの自由度であるのに対して、本発明では７ビッ
トのアドレスデコードが可能となる。しかも、その差は
ビット数が大きくなる程増大する。
【００４２】従来例２と比較すると、アドレスのマスク
をすることにより領域の指定をする点では同じものの、
本発明では領域指定開始アドレスの始点を自由に定める
ことができるため、領域の始点と領域幅の２つの自由度
を持つことができる。
をすることにより領域の指定をする点では同じものの、
本発明では領域指定開始アドレスの始点を自由に定める
ことができるため、領域の始点と領域幅の２つの自由度
を持つことができる。
【図１】本発明の一実施例を示すアドレスデコーダのブ
ロック図である。
ロック図である。
【図２】図１の実施例におけるアドレス領域指定例を示
す図である。
す図である。
【図３】アドレスデコーダの従来例のブロック図であ
る。
る。
【図４】図３の従来例におけるアドレス領域指定例を示
す図である。
す図である。
【図５】アドレスデコーダの他の従来例のブロック図で
ある。
ある。
【図６】アドレスデコーダが用いられるシステムの全体
のブロック図である。
のブロック図である。
１０１ アドレス １０２，１０３，１０４ アドレス比較部 １０５，１０９，１１３ マスクレジスタ １０６，１１０，１１４ アンドゲート １０７，１１１，１１５ ベースアドレスレジスタ １０８，１１２，１１６ 比較回路 １１７，１１８，１１９ アドレスデコード信号 １２０ プライオリティ・エンコーダ ２０，２０１，２０３ アドレス領域
Claims (2)
- 【請求項１】 アドレス空間の所定の領域の先頭アドレ
スが格納される、アドレスと同じビット長のベースアド
レスレジスタと、 アドレスと同じビット長を持つマスクレジスタと、 プロセッサから出力されたアドレスを前記マスクレジス
タの値でビット毎にマスクするマスク手段と、 前記マスク手段によるマスク結果と前記ベースアドレス
レジスタの値の一致／不一致を検出し、アドレスデコー
ド結果として出力する比較回路とを有し、 前記マスクレジスタの値は、プロセッサから出力された
アドレスが前記領域内のアドレスであれば、前記マスク
手段によるマスク結果が前記ベースアドレスレジスタの
値と一致するような値であるアドレスデコーダ。 - 【請求項２】 請求項１の前記ベースアドレスレジス
タ、前記マスクレジスタ、前記マスク手段、前記比較回
路の組を領域毎に複数有し、さらに各組のアドレスデコ
ード結果を出力し、その際一致を示すアドレスデコード
結果が複数入力した場合、最も優先順位の高いもの以外
は不一致に変更して出力するプライオリティ・エンコー
ダを有するアドレスデコーダ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184112A JPH0744455A (ja) | 1993-07-26 | 1993-07-26 | アドレスデコーダ |
| KR1019940017939A KR970003317B1 (ko) | 1993-07-26 | 1994-07-25 | 소규모 회로 및 어드레스 영역 확장 능력을 갖는 어드레스 디코더 |
| EP94111659A EP0636986B1 (en) | 1993-07-26 | 1994-07-26 | Address decoder with small circuit scale and address area expansion capability |
| US08/280,531 US5619670A (en) | 1993-07-26 | 1994-07-26 | Address decoder with small circuit scale and address area expansion capability |
| DE69429309T DE69429309T2 (de) | 1993-07-26 | 1994-07-26 | Adressendekoder mit geringer Schaltungsgrösse und Adressbereicherweiterungsmöglichkeit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184112A JPH0744455A (ja) | 1993-07-26 | 1993-07-26 | アドレスデコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744455A true JPH0744455A (ja) | 1995-02-14 |
Family
ID=16147602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184112A Pending JPH0744455A (ja) | 1993-07-26 | 1993-07-26 | アドレスデコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5619670A (ja) |
| EP (1) | EP0636986B1 (ja) |
| JP (1) | JPH0744455A (ja) |
| KR (1) | KR970003317B1 (ja) |
| DE (1) | DE69429309T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784710A (en) * | 1995-09-29 | 1998-07-21 | International Business Machines Corporation | Process and apparatus for address extension |
| US5895480A (en) * | 1995-10-10 | 1999-04-20 | Holtek Microelectronics, Inc. | Method of and means for accessing an address by respectively substracting base addresses of memory integrated circuits from an access address |
| US6370595B1 (en) * | 1999-03-29 | 2002-04-09 | U.S. Philips Corporation | Method of addressing a plurality of addressable units by a single address word |
| US6789180B1 (en) * | 2001-09-28 | 2004-09-07 | Cypress Semiconductor Corp. | Method and apparatus for mask and/or counter address registers readback on the address bus in synchronous single and multi-port memories |
| US7133972B2 (en) * | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
| US6820181B2 (en) * | 2002-08-29 | 2004-11-16 | Micron Technology, Inc. | Method and system for controlling memory accesses to memory modules having a memory hub architecture |
| US6978329B1 (en) * | 2002-10-08 | 2005-12-20 | Advanced Micro Devices, Inc. | Programmable array-based bus arbiter |
| US7120727B2 (en) * | 2003-06-19 | 2006-10-10 | Micron Technology, Inc. | Reconfigurable memory module and method |
| US7260685B2 (en) * | 2003-06-20 | 2007-08-21 | Micron Technology, Inc. | Memory hub and access method having internal prefetch buffers |
| US7796464B1 (en) | 2003-06-27 | 2010-09-14 | Cypress Semiconductor Corporation | Synchronous memory with a shadow-cycle counter |
| US7120743B2 (en) * | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
| US7330992B2 (en) | 2003-12-29 | 2008-02-12 | Micron Technology, Inc. | System and method for read synchronization of memory modules |
| US7188219B2 (en) | 2004-01-30 | 2007-03-06 | Micron Technology, Inc. | Buffer control system and method for a memory system having outstanding read and write request buffers |
| US7519788B2 (en) | 2004-06-04 | 2009-04-14 | Micron Technology, Inc. | System and method for an asynchronous data buffer having buffer write and read pointers |
| DE102008048066B4 (de) | 2008-09-19 | 2018-02-01 | Texas Instruments Deutschland Gmbh | Zugriffssteuerschaltung zur Verwendung mit einer Überwachungs-Logikschaltungsanordnung in einem Verfahren zum Schutz von Software für eingebettete Anwendungen vor unerlaubtem Zugriff |
Citations (4)
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| JPS6124900B2 (ja) * | 1975-11-13 | 1986-06-13 | Tokyo Denryoku Kk | |
| JPS6225510A (ja) * | 1985-07-22 | 1987-02-03 | アメリカン テレフオン アンド テレグラフ カムパニ− | 電流切換え回路 |
| JPH0383149A (ja) * | 1989-08-28 | 1991-04-09 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
Family Cites Families (6)
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| SU1283768A1 (ru) * | 1985-07-31 | 1987-01-15 | Предприятие П/Я Ю-9192 | Устройство дл обслуживани запросов |
| JPS6383999A (ja) * | 1986-09-26 | 1988-04-14 | Hitachi Electronics Eng Co Ltd | フエイルビツトメモリ書込み方式 |
| JP2960415B2 (ja) * | 1987-05-22 | 1999-10-06 | 株式会社日立製作所 | 記憶保護方法および装置 |
| JPS6488766A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Arbitrating circuit |
-
1993
- 1993-07-26 JP JP5184112A patent/JPH0744455A/ja active Pending
-
1994
- 1994-07-25 KR KR1019940017939A patent/KR970003317B1/ko not_active Expired - Fee Related
- 1994-07-26 US US08/280,531 patent/US5619670A/en not_active Expired - Fee Related
- 1994-07-26 DE DE69429309T patent/DE69429309T2/de not_active Expired - Fee Related
- 1994-07-26 EP EP94111659A patent/EP0636986B1/en not_active Expired - Lifetime
Patent Citations (4)
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| JPS6124900B2 (ja) * | 1975-11-13 | 1986-06-13 | Tokyo Denryoku Kk | |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5619670A (en) | 1997-04-08 |
| KR950003986A (ko) | 1995-02-17 |
| DE69429309D1 (de) | 2002-01-17 |
| DE69429309T2 (de) | 2002-08-14 |
| EP0636986A2 (en) | 1995-02-01 |
| EP0636986B1 (en) | 2001-12-05 |
| KR970003317B1 (ko) | 1997-03-17 |
| EP0636986A3 (en) | 1995-02-22 |
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