JPH0431939A - 外部記憶装置 - Google Patents
外部記憶装置Info
- Publication number
- JPH0431939A JPH0431939A JP13727590A JP13727590A JPH0431939A JP H0431939 A JPH0431939 A JP H0431939A JP 13727590 A JP13727590 A JP 13727590A JP 13727590 A JP13727590 A JP 13727590A JP H0431939 A JPH0431939 A JP H0431939A
- Authority
- JP
- Japan
- Prior art keywords
- address
- external storage
- storage device
- information processing
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、情報処理装置等の本体に外部接続する増設用
の外部記憶装置に関するものである。
の外部記憶装置に関するものである。
［従来の技術］
従来この種の装置においては、内部のメモリと接続する
のに必要なアドレス信号のみが情報処理装置本体から接
続され、アドレスマツプ中の外部記憶装置のアドレスは
、情報処理装置本体でアクセスするアドレスをデコート
し、イネーブル信号を外部記憶装置に出力することでア
クセス可能とされる。
のに必要なアドレス信号のみが情報処理装置本体から接
続され、アドレスマツプ中の外部記憶装置のアドレスは
、情報処理装置本体でアクセスするアドレスをデコート
し、イネーブル信号を外部記憶装置に出力することでア
クセス可能とされる。
［発明が解決しようとしている課題］
しかしながら、上記従来例においては、物理的に情報処
理装置のアドレスマツピングが決定してしまい、情報処
理装置に接続する外部記憶装置の種類にかかわらずアド
レスが固定されるという欠点や、外部記憶装置を接続す
る情報処理装置のハードウェアも同様の形式をとらなけ
ればならない欠点があった。
理装置のアドレスマツピングが決定してしまい、情報処
理装置に接続する外部記憶装置の種類にかかわらずアド
レスが固定されるという欠点や、外部記憶装置を接続す
る情報処理装置のハードウェアも同様の形式をとらなけ
ればならない欠点があった。
本発明は、前記従来の欠点を除去し、情報処理装置のア
ドレスマツピングの任意の位置に接続できる外部記憶装
置を提供する。
ドレスマツピングの任意の位置に接続できる外部記憶装
置を提供する。
［課題を決定するための手段］
この課題を解決するために、本発明の外部記憶装置は、
情報処理装置の外部に接続し、種々のデータを供給した
り増設ＲＡＭとして使用される外部記憶装置であって、 前記情報処理装置からの使用時のアドレス空間指定を記
憶するアドレス空間記憶手段と、該アドレス空間内のア
ドレスに対してアクセスを可能とするアクセス許可手段
とを備える。
情報処理装置の外部に接続し、種々のデータを供給した
り増設ＲＡＭとして使用される外部記憶装置であって、 前記情報処理装置からの使用時のアドレス空間指定を記
憶するアドレス空間記憶手段と、該アドレス空間内のア
ドレスに対してアクセスを可能とするアクセス許可手段
とを備える。
ここで、前記アドレス空間記憶手段は、前記情報処理装
置のアドレスマツピングに基づいたアクセス可能なアド
レスを表わす情報を受信する受信手段を備える。
置のアドレスマツピングに基づいたアクセス可能なアド
レスを表わす情報を受信する受信手段を備える。
［作用］
かかる構成において、情報処理装置から本外部記憶装置
へのアドレスマツピングに基づくアドレスの設定で外部
記憶装置自身が動作する。
へのアドレスマツピングに基づくアドレスの設定で外部
記憶装置自身が動作する。
［実施例コ
以下、添付図面に従って本発明の詳細な説明する。
第１図は本実施例の外部記憶装置の構成を示すブロック
図である。
図である。
第１図において、１０１は本外部記憶装置、１０２は本
外部記憶装置を図示しない情報処理装置本体と接続する
コネクタ、１０３は本外部記憶装置のアドレスマツピン
グ上の先頭アドレスを設定するラッチ回路、１０４は同
最終アドレスを設定するラッチ回路、１０３，１０４の
ラッチ回路はラッチ信号１０５．１０６によってデータ
バス１０９の上のデータをラッチする。１０５は先頭ア
ドレスをラッチ回路１０３にラッチさせるためのラッチ
信号、１０６は最終アドレスをラッチ回路１０４にラッ
チさせるラッチ信号、１０７はメモリ１１７からデータ
を読み出す時にデータを出力させるリート信号１．１ｏ
８はメモリ１１７にデータを書き込む際のライト信号で
ある。
外部記憶装置を図示しない情報処理装置本体と接続する
コネクタ、１０３は本外部記憶装置のアドレスマツピン
グ上の先頭アドレスを設定するラッチ回路、１０４は同
最終アドレスを設定するラッチ回路、１０３，１０４の
ラッチ回路はラッチ信号１０５．１０６によってデータ
バス１０９の上のデータをラッチする。１０５は先頭ア
ドレスをラッチ回路１０３にラッチさせるためのラッチ
信号、１０６は最終アドレスをラッチ回路１０４にラッ
チさせるラッチ信号、１０７はメモリ１１７からデータ
を読み出す時にデータを出力させるリート信号１．１ｏ
８はメモリ１１７にデータを書き込む際のライト信号で
ある。
１０９はラッチ回路１０３，１０４−！メモリ１１７と
データのやり取りするデータバス、１１０は情報処理装
置から出力されるアドレスを各部に伝えるアドレスバス
、１１１はラッチ回路１０３にラッチされた先頭アドレ
スとアドレスバス１１０上のアドレスを比較して、アド
レスバス１１０の値の方が大きいか又は等しければ信号
（ｈｉｇｈ）を出力するコンパレータ、１１２は同様に
ラッチ回路１０４にラッチされた最終アドレスによりも
アドレスバス１１０の値が小さいか又は等しければ信号
（ｈｉｇｈ）を出力するコンパレータ、１１５はコンパ
レータ１１３．１１４から出力される信号が共にｈｉｇ
ｈであればイネーブル信号１１６をメモリ１１７に出力
するＡＮＤ回路である。１１７は実際にデータの書き込
み、読み出しを行うメモリである。
データのやり取りするデータバス、１１０は情報処理装
置から出力されるアドレスを各部に伝えるアドレスバス
、１１１はラッチ回路１０３にラッチされた先頭アドレ
スとアドレスバス１１０上のアドレスを比較して、アド
レスバス１１０の値の方が大きいか又は等しければ信号
（ｈｉｇｈ）を出力するコンパレータ、１１２は同様に
ラッチ回路１０４にラッチされた最終アドレスによりも
アドレスバス１１０の値が小さいか又は等しければ信号
（ｈｉｇｈ）を出力するコンパレータ、１１５はコンパ
レータ１１３．１１４から出力される信号が共にｈｉｇ
ｈであればイネーブル信号１１６をメモリ１１７に出力
するＡＮＤ回路である。１１７は実際にデータの書き込
み、読み出しを行うメモリである。
本外部記憶装置を接続された図示されない情報処理装置
は、本外部記憶装置をアドレスマツピングしたい先頭ア
ドレスをデータバス１０９上に出力し、ラッチ信号１０
５を出力してラッチ回路１０３にラッチする。次に、デ
ータバス１０９に最終アドレスを出力し、ラッチ信号１
０６を出力してラッチ回路１０４にラッチする。これで
、本外部記憶装置はアドレスマツピングされた。
は、本外部記憶装置をアドレスマツピングしたい先頭ア
ドレスをデータバス１０９上に出力し、ラッチ信号１０
５を出力してラッチ回路１０３にラッチする。次に、デ
ータバス１０９に最終アドレスを出力し、ラッチ信号１
０６を出力してラッチ回路１０４にラッチする。これで
、本外部記憶装置はアドレスマツピングされた。
その後、情報処理装置が先頭アドレスから最終アドレス
までのアドレスをアクセスする度に、コンパレータ１１
１．１１２が比較信号１１３゜１１４を同時に出力し、
ＡＮＤ回路１１５がイネーブル信号１１６を出力する。
までのアドレスをアクセスする度に、コンパレータ１１
１．１１２が比較信号１１３゜１１４を同時に出力し、
ＡＮＤ回路１１５がイネーブル信号１１６を出力する。
この時、リート信号かライト信号かによって、アドレス
バス１１０上のアドレスより、データバス１０９を介し
て情報処理装置にデータを読み出したり、アドレスバス
１１０上のメモリ１１７ヘデータハス１０９を介してメ
モリ１１７ヘデータを書き込むことができる。尚、この
場合に設定する先頭アドレスと最終アドレスとの間隔は
、本外部記憶装置上の容量によって決定するのが望まし
い。
バス１１０上のアドレスより、データバス１０９を介し
て情報処理装置にデータを読み出したり、アドレスバス
１１０上のメモリ１１７ヘデータハス１０９を介してメ
モリ１１７ヘデータを書き込むことができる。尚、この
場合に設定する先頭アドレスと最終アドレスとの間隔は
、本外部記憶装置上の容量によって決定するのが望まし
い。
［他の実施例コ
第２図は第２の実施例の構成を示すブロック図である。
２０１は本実施例の外部記憶装置、２０２はメモリブロ
ックを指定するためのラッチを行うラッチ信号、２０３
は前記メモリブロック指定データをラッチするラッチ回
路、２０４はラッチされたメモリブロック指定データを
デコードするデコーダ、２０５はアドレスバス１１０の
上位ビットデコードするデコーダ、２０６はデコーダ２
０４よりのデコード出力のあるブロック内のアドレスが
アクセスされた時のみイネーブル出力を出力するＡＮＤ
ＯＲ回路である。
ックを指定するためのラッチを行うラッチ信号、２０３
は前記メモリブロック指定データをラッチするラッチ回
路、２０４はラッチされたメモリブロック指定データを
デコードするデコーダ、２０５はアドレスバス１１０の
上位ビットデコードするデコーダ、２０６はデコーダ２
０４よりのデコード出力のあるブロック内のアドレスが
アクセスされた時のみイネーブル出力を出力するＡＮＤ
ＯＲ回路である。
本実施例において、図示されない情報処理装置はデータ
バス１０９より、本外部記憶装置にマツピングするアド
レスブロックを指定するデータ、つまりブロック分けす
るために必要なアドレス情報の上位数ビットを、ラッチ
信号２０２によりラッチ回路２０３にラッチする。
バス１０９より、本外部記憶装置にマツピングするアド
レスブロックを指定するデータ、つまりブロック分けす
るために必要なアドレス情報の上位数ビットを、ラッチ
信号２０２によりラッチ回路２０３にラッチする。
このデータはデコーダ２０４てデコートされ、ラッチさ
れたブロックを示すブロック指定信号ｎ（１≦ｎ≦Ｎ、
Ｎは最大ブロック番号）が１っだけ出力される。これで
この外部記憶装置はマツピングが終了した。
れたブロックを示すブロック指定信号ｎ（１≦ｎ≦Ｎ、
Ｎは最大ブロック番号）が１っだけ出力される。これで
この外部記憶装置はマツピングが終了した。
情報処理装置はメモリ等のアクセスの度にデコーダ２０
５がアドレスバス１１０上に出力されたアドレス情報を
デコードし、それによってｎ番目のアドレスブロックが
アクセスされた時、アドレスデコートｎを出力する。Ａ
ＮＤ −ＯＲ回路２０６は、ブロック指定信号ｎとアド
レスデコート信号ｎとのＡＮＤをとり、ここに出力があ
ればイネーブル信号１１６が出力され、メモリ１１７が
アクセスされる。
５がアドレスバス１１０上に出力されたアドレス情報を
デコードし、それによってｎ番目のアドレスブロックが
アクセスされた時、アドレスデコートｎを出力する。Ａ
ＮＤ −ＯＲ回路２０６は、ブロック指定信号ｎとアド
レスデコート信号ｎとのＡＮＤをとり、ここに出力があ
ればイネーブル信号１１６が出力され、メモリ１１７が
アクセスされる。
第３図はＡＮＤ−ＯＲ回路２０６を表わす。
ブロック指定信号ｎはラッチ回路２０３にラッチされた
指定ブロックを示す信号で、アドレスデコード信号ｎは
アドレスバス１１０上アドレス情報によりデコーダ２０
５が出力した信号である。つまり、本回路は指定された
ブロックとアドレスデコート信号とが同じブロックの時
のみイネーブル信号を出力する。外部記憶装置のアドレ
スマツ・ピングの仕方が異なるだけで他の動作は前記実
施例と同様である。
指定ブロックを示す信号で、アドレスデコード信号ｎは
アドレスバス１１０上アドレス情報によりデコーダ２０
５が出力した信号である。つまり、本回路は指定された
ブロックとアドレスデコート信号とが同じブロックの時
のみイネーブル信号を出力する。外部記憶装置のアドレ
スマツ・ピングの仕方が異なるだけで他の動作は前記実
施例と同様である。
以上説明したように、情報処理装置本体からアドレスマ
ツピングする外部記憶装置を実現することにより、接続
する情報処理装置のハードウェアやメモリマツピングに
影響されない、より汎用性の高い外部記憶装置が可能と
なる。
ツピングする外部記憶装置を実現することにより、接続
する情報処理装置のハードウェアやメモリマツピングに
影響されない、より汎用性の高い外部記憶装置が可能と
なる。
また、アドレスマツピングが自由であることからソフト
ウェアが都合のよいアドレスに種々のメモリを増設でき
、ソフトウェアの開発効率が上がるという効果がある。
ウェアが都合のよいアドレスに種々のメモリを増設でき
、ソフトウェアの開発効率が上がるという効果がある。
［発明の効果コ
本発明により、情報処理装置のアドレスマツピングの任
意の位置に接続できる外部記憶装置を提供できる。
意の位置に接続できる外部記憶装置を提供できる。
第１図は第１の実施例の外部記憶装置の構成図、
第２図は第２の実施例の外部記憶装置の構成を示すブロ
ック図、 第３図は第２の実施例のＡＮＤ −ＯＲ回路の例を示す
図である。 図中、１０１・・・外部記憶装置、１０２・・・コネク
タ、１０３．１０４・−・−）９９回路、１０５゜１０
６・・・ラッチ信号、１０７・・・リード信号、１０８
・・・ライト信号、１０９・・・データバス、１１０・
・・アドレスバス、１１１，１１２・・・コンパレータ
、１１３．１１４・・・コンパレータの出力信号、１１
５・・・ＡＮＤ回路、１１６・・・イネーブル信号、１
１７・・・メモリ、２０２・・・ラッチ信号、２０３・
・・ラッチ回路、２０４，２０５・・・デコーダ、２０
６・・・ＡＮＤ・ＯＲ回路である。 し゛
ック図、 第３図は第２の実施例のＡＮＤ −ＯＲ回路の例を示す
図である。 図中、１０１・・・外部記憶装置、１０２・・・コネク
タ、１０３．１０４・−・−）９９回路、１０５゜１０
６・・・ラッチ信号、１０７・・・リード信号、１０８
・・・ライト信号、１０９・・・データバス、１１０・
・・アドレスバス、１１１，１１２・・・コンパレータ
、１１３．１１４・・・コンパレータの出力信号、１１
５・・・ＡＮＤ回路、１１６・・・イネーブル信号、１
１７・・・メモリ、２０２・・・ラッチ信号、２０３・
・・ラッチ回路、２０４，２０５・・・デコーダ、２０
６・・・ＡＮＤ・ＯＲ回路である。 し゛
Claims (2)
- （１）情報処理装置の外部に接続し、種々のデータを供
給したり増設ＲＡＭとして使用される外部記憶装置であ
つて、 前記情報処理装置からの使用時のアドレス空間指定を記
憶するアドレス空間記憶手段と、 該アドレス空間内のアドレスに対してアクセスを可能と
するアクセス許可手段とを備えることを特徴とする外部
記憶装置。 - （２）前記アドレス空間記憶手段は、前記情報処理装置
のアドレスマッピングに基づいたアクセス可能なアドレ
スを表わす情報を受信する受信手段を備えることを特徴
とする請求項第１項記載の外部記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13727590A JPH0431939A (ja) | 1990-05-29 | 1990-05-29 | 外部記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13727590A JPH0431939A (ja) | 1990-05-29 | 1990-05-29 | 外部記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0431939A true JPH0431939A (ja) | 1992-02-04 |
Family
ID=15194869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13727590A Pending JPH0431939A (ja) | 1990-05-29 | 1990-05-29 | 外部記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0431939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996035992A1 (fr) * | 1995-05-11 | 1996-11-14 | Hitachi, Ltd. | Memoire a semi-conducteurs integrant une fonction arithmetique et processeur utilisant celle-ci |
| US6108746A (en) * | 1996-04-26 | 2000-08-22 | Hitachi, Ltd. | Semiconductor memory having an arithmetic function and a terminal arrangement for coordinating operation with a higher processor |
-
1990
- 1990-05-29 JP JP13727590A patent/JPH0431939A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996035992A1 (fr) * | 1995-05-11 | 1996-11-14 | Hitachi, Ltd. | Memoire a semi-conducteurs integrant une fonction arithmetique et processeur utilisant celle-ci |
| KR100424511B1 (ko) * | 1995-05-11 | 2004-06-30 | 가부시끼가이샤 히다치 세이사꾸쇼 | 연산기능을갖는반도체메모리및그것을사용한처리장치 |
| US6108746A (en) * | 1996-04-26 | 2000-08-22 | Hitachi, Ltd. | Semiconductor memory having an arithmetic function and a terminal arrangement for coordinating operation with a higher processor |
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