JPH0744504B2 - 多重／分離接続システム - Google Patents
多重／分離接続システムInfo
- Publication number
- JPH0744504B2 JPH0744504B2 JP2009497A JP949790A JPH0744504B2 JP H0744504 B2 JPH0744504 B2 JP H0744504B2 JP 2009497 A JP2009497 A JP 2009497A JP 949790 A JP949790 A JP 949790A JP H0744504 B2 JPH0744504 B2 JP H0744504B2
- Authority
- JP
- Japan
- Prior art keywords
- slot
- transmission rate
- slots
- terminals
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 各々異なる伝送速度を有し得る複数の信号の多重／分離
を行う多重／分離装置における多重／分離接続システム
に関し、 新同期多重化装置における多重／分離動作の切り換えの
ための制御を簡素化し、ハードウエア規模を小型化する
ことを目的とし、 各々が所定の単位伝送速度の整数倍の伝送速度を有する
信号を収容するインターフェイスユニットを単数または
複数収容して、各々が前記所定の単位伝送速度に等しい
伝送速度を有する複数の信号に多重／分離する多重／分
離接続システムにおいて、各々が前記インターフェイス
ユニットの１つを接続可能で、各々が所定のスロット内
端子設置可能位置の一部または全部に端子を有する複数
のスロットを有し、前記複数のインターフェイスユニッ
トの各々においては、各々が収容する前記信号を、それ
ぞれ前記所定の単位伝送速度に等しい伝送速度を有す
る、前記整数に等しい数の信号に多重／分離する多重／
分離回路を有し、且つ、前記整数に等しい数の信号の入
出力端子が、前記所定のスロット内端子設置可能位置に
おける所定の基準端子位置に対応する位置から所定の方
向に順に該整数個配置され、前記複数のスロットのう
ち、一方向の端に位置するスロットは、前記複数のスロ
ットの数に等しい数の端子を有し、前記複数のスロット
の数をｎとし、ｉを１≦ｉ≦ｎ−１として、該複数のス
ロットのうち、前記一方向の端に位置するスロット自身
から教えてｉ番目のスロットは各々前記所定の基準端子
位置から少なくともｎ−ｉ個の端子をし、前記複数のス
ロットのうち、前記一方向の端に位置するスロット自身
から教えてｉ番目のスロットの各々における前記所定の
基準端子位置自身から数えてｊ番目の端子は、ｊ≦ｎ−
ｉとして、ｉ＋１番目のスロットのｊ−１番目の端子に
接続され、前記一方向の端に位置するスロットのｎ個の
端子は、前記各々が前記所定の単位伝送速度に等しい伝
送速度を有するように多重／分離された複数の信号を入
出力するように構成する。
を行う多重／分離装置における多重／分離接続システム
に関し、 新同期多重化装置における多重／分離動作の切り換えの
ための制御を簡素化し、ハードウエア規模を小型化する
ことを目的とし、 各々が所定の単位伝送速度の整数倍の伝送速度を有する
信号を収容するインターフェイスユニットを単数または
複数収容して、各々が前記所定の単位伝送速度に等しい
伝送速度を有する複数の信号に多重／分離する多重／分
離接続システムにおいて、各々が前記インターフェイス
ユニットの１つを接続可能で、各々が所定のスロット内
端子設置可能位置の一部または全部に端子を有する複数
のスロットを有し、前記複数のインターフェイスユニッ
トの各々においては、各々が収容する前記信号を、それ
ぞれ前記所定の単位伝送速度に等しい伝送速度を有す
る、前記整数に等しい数の信号に多重／分離する多重／
分離回路を有し、且つ、前記整数に等しい数の信号の入
出力端子が、前記所定のスロット内端子設置可能位置に
おける所定の基準端子位置に対応する位置から所定の方
向に順に該整数個配置され、前記複数のスロットのう
ち、一方向の端に位置するスロットは、前記複数のスロ
ットの数に等しい数の端子を有し、前記複数のスロット
の数をｎとし、ｉを１≦ｉ≦ｎ−１として、該複数のス
ロットのうち、前記一方向の端に位置するスロット自身
から教えてｉ番目のスロットは各々前記所定の基準端子
位置から少なくともｎ−ｉ個の端子をし、前記複数のス
ロットのうち、前記一方向の端に位置するスロット自身
から教えてｉ番目のスロットの各々における前記所定の
基準端子位置自身から数えてｊ番目の端子は、ｊ≦ｎ−
ｉとして、ｉ＋１番目のスロットのｊ−１番目の端子に
接続され、前記一方向の端に位置するスロットのｎ個の
端子は、前記各々が前記所定の単位伝送速度に等しい伝
送速度を有するように多重／分離された複数の信号を入
出力するように構成する。
本発明は、各々異なる伝送速度を有し得る複数の信号の
多重／分離を行う多重／分離装置における多重／分離接
続システムに関する。
多重／分離を行う多重／分離装置における多重／分離接
続システムに関する。
従来、個々のユーザ端末回線レベルから多重化を進める
際には、低次群から高次群へと段階的に複数段の多重化
装置を介して行っていた。ところで、近年、世界標準の
50M、100M、150M、・・・（150×ｎ）Mbpsの伝送速度の
信号と、各国既存の1.5M、6.3Mbps等の伝送速度の信号
との間の多重／分離を１段階で実現する「新同期多重化
装置」が提案されている。
際には、低次群から高次群へと段階的に複数段の多重化
装置を介して行っていた。ところで、近年、世界標準の
50M、100M、150M、・・・（150×ｎ）Mbpsの伝送速度の
信号と、各国既存の1.5M、6.3Mbps等の伝送速度の信号
との間の多重／分離を１段階で実現する「新同期多重化
装置」が提案されている。
このような「新同期多重化装置」の構成としては、それ
ぞれ世界標準の50M、100M、150M等の伝送速度を有する
単数または複数の信号を、装置の全体容量内で収容し
て、一旦、所定の伝送速度単位、例えば、50Mbpsを有す
る複数の信号に多重／分離し、その後、これら複数の所
定の伝送速度単位の信号を共通処理に入力して、該共通
処理部において機能単位の信号に分離して処理する（例
えば、数千チャネル毎の音声信号回線に振り分ける等）
構成が考えられている。
ぞれ世界標準の50M、100M、150M等の伝送速度を有する
単数または複数の信号を、装置の全体容量内で収容し
て、一旦、所定の伝送速度単位、例えば、50Mbpsを有す
る複数の信号に多重／分離し、その後、これら複数の所
定の伝送速度単位の信号を共通処理に入力して、該共通
処理部において機能単位の信号に分離して処理する（例
えば、数千チャネル毎の音声信号回線に振り分ける等）
構成が考えられている。
本発明は、上記の構成のうち、世界標準の50M、100M、1
50Mbps等の信号を、装置の全体容量内で収容して、一
旦、所定の伝送速度単位、例えば、50Mbpsを有する複数
の信号に多重／分離する技術に関するものである。
50Mbps等の信号を、装置の全体容量内で収容して、一
旦、所定の伝送速度単位、例えば、50Mbpsを有する複数
の信号に多重／分離する技術に関するものである。
第６図は、従来提案されている新同期多重化装置の概略
構成を示すものである。
構成を示すものである。
第６図において、81,82,および83は、それぞれインター
フェイス部にインターフェイスユニットを収容するバッ
クパネル上のスロット、84はインターフェイス側伝送速
度を含むインターフェイス部実装情報信号線、85は多重
／分離部のインターフェイス部側の複数の端子、86はセ
レクタ、87は多重／分離部の共通処理部側の複数の端
子、91は共通処理部、そして、88,89、および90は多重
／分離部と共通処理部とを接続する信号線である。
フェイス部にインターフェイスユニットを収容するバッ
クパネル上のスロット、84はインターフェイス側伝送速
度を含むインターフェイス部実装情報信号線、85は多重
／分離部のインターフェイス部側の複数の端子、86はセ
レクタ、87は多重／分離部の共通処理部側の複数の端
子、91は共通処理部、そして、88,89、および90は多重
／分離部と共通処理部とを接続する信号線である。
第６図の新同期多重化装置においては、50M、100M、150
Mbpsの信号のうち、全体容量が150Mbpsとなる任意の単
数または複数の信号を収容して、前記所定の伝送速度単
位として、各々50Mbpsの３つ信号に多重／分離して共通
処理部91に接続する構成となっている。
Mbpsの信号のうち、全体容量が150Mbpsとなる任意の単
数または複数の信号を収容して、前記所定の伝送速度単
位として、各々50Mbpsの３つ信号に多重／分離して共通
処理部91に接続する構成となっている。
インターフェイス部の各スロット81,82,および83は、そ
れぞれの入出力端子において、該スロットに収容される
インターフェイスユニットに入力され、／あるいは、該
インターフェイスユニットから出力される、上記の50
M、100M、150Mbpsの信号のうち何れかを入出力するもの
で、これらの３つのスロット81,82,および83は、それぞ
れ、多重／分離部の３つの端子に接続されて、上記の所
定の伝送速度単位として、各々50Mbpsの３つ信号に多重
／分離される。
れぞれの入出力端子において、該スロットに収容される
インターフェイスユニットに入力され、／あるいは、該
インターフェイスユニットから出力される、上記の50
M、100M、150Mbpsの信号のうち何れかを入出力するもの
で、これらの３つのスロット81,82,および83は、それぞ
れ、多重／分離部の３つの端子に接続されて、上記の所
定の伝送速度単位として、各々50Mbpsの３つ信号に多重
／分離される。
従来、この多重／分離は、第６図に示されるように、セ
レクタ86において、インターフェイス部の各スロットか
ら前記信号線84を介して供給される、インターフェイス
側伝送速度を含むインターフェイス部実装情報、すなわ
ち、各スロットにどの伝送速度の信号が収容されている
かを示す情報に基づいて、多重／分離動作の切り換え制
御を行っていた。
レクタ86において、インターフェイス部の各スロットか
ら前記信号線84を介して供給される、インターフェイス
側伝送速度を含むインターフェイス部実装情報、すなわ
ち、各スロットにどの伝送速度の信号が収容されている
かを示す情報に基づいて、多重／分離動作の切り換え制
御を行っていた。
したがって、多重分離部における多重／分離動作の切り
換えのための制御が複雑になり、且つ、切り換えのため
の構成によりハードウエア規模が大きくなるという問題
があった。
換えのための制御が複雑になり、且つ、切り換えのため
の構成によりハードウエア規模が大きくなるという問題
があった。
本発明は、上記の問題点を鑑み、なされたもので、新同
期多重化装置における多重／分離動作の切り換えのため
の制御を簡素化し、ハードウエア規模を小型化する多重
／分離システムを提供することを目的とするものであ
る。
期多重化装置における多重／分離動作の切り換えのため
の制御を簡素化し、ハードウエア規模を小型化する多重
／分離システムを提供することを目的とするものであ
る。
第１図は、本発明におけるインターフェイスユニットと
スロットの構成を示す図である。
スロットの構成を示す図である。
第１図において、１ｋはインターフェイスユニット、２
ｋは、インターフェイスユニットが収容する信号
（線）、６ｋは、多重／分離回路、51,52,・・・５
akは、多重／分離回路６ｋの複数の出力信号（線）、４
ｉはスロットである。
ｋは、インターフェイスユニットが収容する信号
（線）、６ｋは、多重／分離回路、51,52,・・・５
akは、多重／分離回路６ｋの複数の出力信号（線）、４
ｉはスロットである。
インターフェイスユニット１ｋは、本発明のシステム内
に複数設けられ、各々が所定の単位伝送速度（Ｎ）の整
数ａｋ倍の伝送速度を有する信号２ｋを収容する。
に複数設けられ、各々が所定の単位伝送速度（Ｎ）の整
数ａｋ倍の伝送速度を有する信号２ｋを収容する。
複数のスロット41,42,・・・４ｎは、各々が前記インタ
ーフェイスユニット（１ｋ）の１つを接続可能で、各々
が所定のスロット内端子設置可能位置の一部または全部
に端子を有する。
ーフェイスユニット（１ｋ）の１つを接続可能で、各々
が所定のスロット内端子設置可能位置の一部または全部
に端子を有する。
前記複数のインターフェイスユニット１ｋの各々におい
ては、多重／分離回路６ｋが設けられ、多重／分離回路
６ｋは、各々が収容する前記信号２ｋを、それぞれ前記
所定の単位伝送速度（Ｎ）に等しい伝送速度を有する、
前記整数ａｋに等しい数の信号51,52,・・・５akに多重
／分離する。また、該複数のインターフェイスユニット
１ｋの各々においては、前記整数ａｋに等しい数の信号
51,52,・・・５akの入出力端子が、前記所定のスロット
内端子設置可能位置における所定の基準端子位置に対応
する位置から所定の方向に順に該整数ａｋ個配置され
る。
ては、多重／分離回路６ｋが設けられ、多重／分離回路
６ｋは、各々が収容する前記信号２ｋを、それぞれ前記
所定の単位伝送速度（Ｎ）に等しい伝送速度を有する、
前記整数ａｋに等しい数の信号51,52,・・・５akに多重
／分離する。また、該複数のインターフェイスユニット
１ｋの各々においては、前記整数ａｋに等しい数の信号
51,52,・・・５akの入出力端子が、前記所定のスロット
内端子設置可能位置における所定の基準端子位置に対応
する位置から所定の方向に順に該整数ａｋ個配置され
る。
また、第２図は、本発明の複数のスロットにおける端子
間接続を示す図である。
間接続を示す図である。
第２図において、41,42,・・・４ｎは前記複数のスロッ
ト、31,2,3・・・３ｎは、一方向の端に位置するスロッ
ト41のｎ個の端子である。
ト、31,2,3・・・３ｎは、一方向の端に位置するスロッ
ト41のｎ個の端子である。
前記複数のスロット4142,・・・４ｎのうち、一方向の
端に位置するスロット41は、前記複数のスロットの数ｎ
に等しい数の端子を有し、 前記複数のスロット41,42,・・・４ｎの数をｎ、整数ｉ
を１≦ｉ≦ｎ−１として、該複数のスロットのうち、前
記一方向の端に位置するスロット41自身から教えてｉ番
目のスロット４ｉは、各々前記所定の基準端子位置から
少なくともｎ−ｉ個の端子を有する。
端に位置するスロット41は、前記複数のスロットの数ｎ
に等しい数の端子を有し、 前記複数のスロット41,42,・・・４ｎの数をｎ、整数ｉ
を１≦ｉ≦ｎ−１として、該複数のスロットのうち、前
記一方向の端に位置するスロット41自身から教えてｉ番
目のスロット４ｉは、各々前記所定の基準端子位置から
少なくともｎ−ｉ個の端子を有する。
本発明の特徴として、前記複数のスロット41,42,・・・
４ｎのうち、前記一方向の端に位置するスロット41自身
から数えてｉ番目のスロット４ｉの各々における前記所
定の基準端子位置自身から数えてｊ番目の端子は、ｊ≦
ｎ−ｉとして、ｉ＋１番目のスロット４ｉ＋１のｊ−ｉ
番目の端子に接続される。
４ｎのうち、前記一方向の端に位置するスロット41自身
から数えてｉ番目のスロット４ｉの各々における前記所
定の基準端子位置自身から数えてｊ番目の端子は、ｊ≦
ｎ−ｉとして、ｉ＋１番目のスロット４ｉ＋１のｊ−ｉ
番目の端子に接続される。
インターフェイスユニットに収容される信号２ｋは、そ
れぞれ、該信号の伝送速度が所定の伝送速度単位Ｎ（bp
s）の何倍（ａｋ倍）であるかに応じて設けられた多重
／分離回路６ｋによって、ａｋ個の、該所定の伝送速度
単位Ｎ（bps）に等しい伝送速度の複数の信号51,52・・
・５akに多重／分離される。
れぞれ、該信号の伝送速度が所定の伝送速度単位Ｎ（bp
s）の何倍（ａｋ倍）であるかに応じて設けられた多重
／分離回路６ｋによって、ａｋ個の、該所定の伝送速度
単位Ｎ（bps）に等しい伝送速度の複数の信号51,52・・
・５akに多重／分離される。
一方、各スロット４ｉは、各々が上記のようなインター
フェイスユニット１ｋの１つを接続可能で、第２図に示
されるよう、各々が所定のスロット内端子設置可能位置
の一部または全部に端子を有する。
フェイスユニット１ｋの１つを接続可能で、第２図に示
されるよう、各々が所定のスロット内端子設置可能位置
の一部または全部に端子を有する。
そして、上記のインターフェイスユニット１ｋの複数の
信号の入出力端子は、上記の所定のスロット内端子設置
可能位置における所定の基準端子位置に対応する位置か
ら所定の方向に順にａｋ個配置され、上記のスロットの
１つに接続される。このとき、各インターフェイスユニ
ット１ｋは、自らの入出力端子数に等しいか、または、
より多い入出力端子を有するスロットに接続される。
信号の入出力端子は、上記の所定のスロット内端子設置
可能位置における所定の基準端子位置に対応する位置か
ら所定の方向に順にａｋ個配置され、上記のスロットの
１つに接続される。このとき、各インターフェイスユニ
ット１ｋは、自らの入出力端子数に等しいか、または、
より多い入出力端子を有するスロットに接続される。
こうして、前記一方向の端に位置するスロット41のｎ個
の端子31,32,・・・３ｎは、前記各々が前記所定の単位
伝送速度（Ｎ）に等しい伝送速度を有するように多重／
分離された複数の信号を入出力するものとなる。
の端子31,32,・・・３ｎは、前記各々が前記所定の単位
伝送速度（Ｎ）に等しい伝送速度を有するように多重／
分離された複数の信号を入出力するものとなる。
上記の構成によれば、従来のように、多重／分離のモー
ドを、インターフェイス部に実装されたインターフェイ
スユニットが収容する信号の伝送速度に関する情報を基
に切り換える多重／分離のための切り換え制御の構成を
設けることなく、インターフェイスユニットを実装する
バックパネルのスロットの端子の配置および端子間の接
続による簡素なハードウエア構成により、同様の機能を
実現している。
ドを、インターフェイス部に実装されたインターフェイ
スユニットが収容する信号の伝送速度に関する情報を基
に切り換える多重／分離のための切り換え制御の構成を
設けることなく、インターフェイスユニットを実装する
バックパネルのスロットの端子の配置および端子間の接
続による簡素なハードウエア構成により、同様の機能を
実現している。
第３図〜第５図は、それぞれ、本発明の実施例における
接続の１例を示す図である。この実施例は、50M、100
M、150Mbpsの信号のうち、全体容量が150Mbpsとなる任
意の単数または複数の信号を収容して、前記所定の伝送
速度単位として、各々50Mbpsの３つ信号に多重／分離し
て共通処理部７に接続する構成を示すものである。
接続の１例を示す図である。この実施例は、50M、100
M、150Mbpsの信号のうち、全体容量が150Mbpsとなる任
意の単数または複数の信号を収容して、前記所定の伝送
速度単位として、各々50Mbpsの３つ信号に多重／分離し
て共通処理部７に接続する構成を示すものである。
第３図の例において、７は共通処理部、41,42および43
はインターフェイス部の３つのスロット、51,52および5
3は、インターフェイス部の３つの入出力端子と共通処
理部７の３つの入出力端子間を接続する信号線である。
そして、141,142,および143は、インターフェイス部の
バックパネルのスロット41,42および43に接続される３
つのインターフェイスユニットであり、それぞれ、50Mb
psの信号231,232,および233を収容するものである。
はインターフェイス部の３つのスロット、51,52および5
3は、インターフェイス部の３つの入出力端子と共通処
理部７の３つの入出力端子間を接続する信号線である。
そして、141,142,および143は、インターフェイス部の
バックパネルのスロット41,42および43に接続される３
つのインターフェイスユニットであり、それぞれ、50Mb
psの信号231,232,および233を収容するものである。
この場合、各インターフェイスユニットが収容する信号
の伝送速度は、共通処理部７の各入出力端子が収容する
信号の伝送速度に等しいため、各インターフェイスユニ
ットには、多重／分離回路は設けられておらず、入出力
端子は、それぞれ１つであって、インターフェイス部の
スロットにおける所定のスロット内端子設置可能配置の
基準位置に対応して設けられている。そして、これらの
端子は、インターフェイス部41,42および43の該基準位
置（第３図で●で示されている）に接続される。
の伝送速度は、共通処理部７の各入出力端子が収容する
信号の伝送速度に等しいため、各インターフェイスユニ
ットには、多重／分離回路は設けられておらず、入出力
端子は、それぞれ１つであって、インターフェイス部の
スロットにおける所定のスロット内端子設置可能配置の
基準位置に対応して設けられている。そして、これらの
端子は、インターフェイス部41,42および43の該基準位
置（第３図で●で示されている）に接続される。
インターフェイス部のバックパネルのスロット41,42お
よび43の端子は、本発明により、第３図（第４図および
第５図にても同様）に示されるように接続されているの
で、スロット41の３つの出力端子がインターフェイス部
の入出力端子となる。
よび43の端子は、本発明により、第３図（第４図および
第５図にても同様）に示されるように接続されているの
で、スロット41の３つの出力端子がインターフェイス部
の入出力端子となる。
第４図の例において、151および152は、インターフェイ
ス部のスロット41および43に接続される２つのインター
フェイスユニットであり、それぞれ、100Mbpsおよび50M
bpsの信号241および242を収容するものである。
ス部のスロット41および43に接続される２つのインター
フェイスユニットであり、それぞれ、100Mbpsおよび50M
bpsの信号241および242を収容するものである。
この場合、インターフェイスユニット151が収容する信
号の伝送速度は、共通処理部７の各入出力端子が収容す
る信号の伝送速度の２倍に等しいため、インターフェイ
スユニット151には、多重／分離回路631が設けられてお
り、２つの入出力端子541および542が設けられている。
これらの入出力端子のうち、端子541は、インターフェ
イス部のスロットにける所定のスロット内端子設置可能
配置の基準位置に対応して設けられている。そして、こ
れらの端子541および542は、インターフェイス部41の該
基準位置及び、該基準位置に隣接する位置の端子（第４
図で●で示されている）に接続される。
号の伝送速度は、共通処理部７の各入出力端子が収容す
る信号の伝送速度の２倍に等しいため、インターフェイ
スユニット151には、多重／分離回路631が設けられてお
り、２つの入出力端子541および542が設けられている。
これらの入出力端子のうち、端子541は、インターフェ
イス部のスロットにける所定のスロット内端子設置可能
配置の基準位置に対応して設けられている。そして、こ
れらの端子541および542は、インターフェイス部41の該
基準位置及び、該基準位置に隣接する位置の端子（第４
図で●で示されている）に接続される。
また、インターフェイスユニット152が収容する信号の
伝送速度は、共通処理部７の各入出力端子が収容する信
号の伝送速度に等しいため、インターフェイスユニット
152には、多重／分離回路は設けられておらず、入出力
端子は、１つであって、インターフェイス部のスロット
における所定のスロット内端子設置可能配置の基準位置
に対応して設けられている。そして、この端子は、イン
ターフェイス部43の該基準位置（第４図で●で示されて
いる、〇の位置にはスロットの端子は存在するが接続さ
れるインターフェイスユニットには対応する端子はな
い）に接続される。
伝送速度は、共通処理部７の各入出力端子が収容する信
号の伝送速度に等しいため、インターフェイスユニット
152には、多重／分離回路は設けられておらず、入出力
端子は、１つであって、インターフェイス部のスロット
における所定のスロット内端子設置可能配置の基準位置
に対応して設けられている。そして、この端子は、イン
ターフェイス部43の該基準位置（第４図で●で示されて
いる、〇の位置にはスロットの端子は存在するが接続さ
れるインターフェイスユニットには対応する端子はな
い）に接続される。
第５図の例において、161は、インターフェイス部のス
ロット41に接続されるインターフェイスユニットであ
り、単独で、該共通処理部７の全体容量150Mbpsの信号2
51を収容するものである。
ロット41に接続されるインターフェイスユニットであ
り、単独で、該共通処理部７の全体容量150Mbpsの信号2
51を収容するものである。
この場合、インターフェイスユニット161が収容する信
号の伝送速度は、共通処理部７の各入出力端子が収容す
る信号の伝送速度の３倍に等しいため、インターフェイ
スユニット161には、多重／分離回路641が設けられてお
り、３つの入出力端子551,552および553が設けられてい
る。これらの入出力端子のうち、端子551は、インター
フェイス部のスロットにおける所定のスロット内端子設
置可能配置の基準位置に対応して設けられている。そし
て、これらの端子551,552および553は、インターフェイ
ス部41の該基準位置、該基準位置に隣接する位置の端
子、そして、もう１つの端子（第５図で●で示されてい
る）に接続される。
号の伝送速度は、共通処理部７の各入出力端子が収容す
る信号の伝送速度の３倍に等しいため、インターフェイ
スユニット161には、多重／分離回路641が設けられてお
り、３つの入出力端子551,552および553が設けられてい
る。これらの入出力端子のうち、端子551は、インター
フェイス部のスロットにおける所定のスロット内端子設
置可能配置の基準位置に対応して設けられている。そし
て、これらの端子551,552および553は、インターフェイ
ス部41の該基準位置、該基準位置に隣接する位置の端
子、そして、もう１つの端子（第５図で●で示されてい
る）に接続される。
以上示されたように、本発明によれば、従来、多重／分
離の選択制御を行っていた多重／分離用のユニットが不
要となり、制御およびハードウエア構成を簡素化し、装
置のコストを低下させることができる。
離の選択制御を行っていた多重／分離用のユニットが不
要となり、制御およびハードウエア構成を簡素化し、装
置のコストを低下させることができる。
本発明によれば、新同期多重化装置における多重／分離
動作の切り換えのための制御を簡素化し、ハードウエア
規模を小型化することができる。
動作の切り換えのための制御を簡素化し、ハードウエア
規模を小型化することができる。
第１図は、本発明におけるインターフェイスユニットと
インターフェイス部のバックパネルのスロットの構成を
示す図、 第２図は、本発明の複数のスロットにおける端子間接続
を示す図、 第３図〜第５図は、それぞれ、本発明の実施例における
接続の１例を示す図、そして、 第６図は、従来の新同期多重化装置におけるインターフ
ェイス部と共通処理部との間の接続のための構成を示す
図である。 〔付号の説明〕 １ｋ……インターフェイスユニット、２ｋ……インター
フェイスユニットが収容する信号（線）、31,32,・・・
３ｎ……一方向の端に位置するスロット41のｎ個の端
子、41,42,・・・４ｎ……複数のスロット、51,52,・・
・５ak……多重／分離回路６ｋの複数の出力信号
（線）、６ｋ……多重／分離回路、７……共通処理部、
41,42,43……インターフェイス部のバックパネルの３つ
のスロット、51,52,53……、インターフェイス部の３つ
の入出力端子と共通処理部７の３つの入出力端子間を接
続する信号線、141,142,143,151,152,161……インター
フェイスユニット、631,641……多重／分離回路。
インターフェイス部のバックパネルのスロットの構成を
示す図、 第２図は、本発明の複数のスロットにおける端子間接続
を示す図、 第３図〜第５図は、それぞれ、本発明の実施例における
接続の１例を示す図、そして、 第６図は、従来の新同期多重化装置におけるインターフ
ェイス部と共通処理部との間の接続のための構成を示す
図である。 〔付号の説明〕 １ｋ……インターフェイスユニット、２ｋ……インター
フェイスユニットが収容する信号（線）、31,32,・・・
３ｎ……一方向の端に位置するスロット41のｎ個の端
子、41,42,・・・４ｎ……複数のスロット、51,52,・・
・５ak……多重／分離回路６ｋの複数の出力信号
（線）、６ｋ……多重／分離回路、７……共通処理部、
41,42,43……インターフェイス部のバックパネルの３つ
のスロット、51,52,53……、インターフェイス部の３つ
の入出力端子と共通処理部７の３つの入出力端子間を接
続する信号線、141,142,143,151,152,161……インター
フェイスユニット、631,641……多重／分離回路。
Claims (3)
- 【請求項１】各々が所定の単位伝送速度（Ｎ）の整数
（ａｋ）倍の伝送速度を有する信号（２ｋ）を収容する
インターフェイスユニット（１ｋ）を単数または複数接
続して、 各々が前記所定の単位伝送速度（Ｎ）に等しい伝送速度
を有する複数の信号に多重／分離する多重／分離接続シ
ステムにおいて、 各々が前記インターフェイスユニット（１ｋ）の１つを
接続可能で、各々が所定のスロット内端子設置可能位置
の一部または全部に端子を有する複数のスロット（41,4
2,・・・４ｎ）を有し、 前記複数のインターフェイスユニット（１ｋ）の各々に
おいては、 各々が収容する前記信号（２ｋ）を、それぞれ前記所定
の単位伝送速度（Ｎ）に等しい伝送速度を有する、前記
整数（ａｋ）に等しい数の信号（51,52,・・・５ak）に
多重／分離する多重／分離回路（６ｋ）を有し、且つ、 前記整数（ａｋ）に等しい数の信号（51,52,・・・
５ak）の入出力端子が、前記所定のスロット内端子設置
可能位置における所定の基準端子位置に対応する位置か
ら所定の方向に順に該整数（ａｋ）個配置され、 前記複数のスロット（41,42,・・・４ｎ）のうち、一方
向の端に位置するスロット（41）は、前記複数のスロッ
トの数に等しい数（ｎ）の端子を有し、 前記複数のスロット（41,42,・・・４ｎ）の数をｎと
し、整数ｉを１≦ｉ≦ｎ−１として、該複数のスロット
のうち、前記一方向の端に位置するスロット（41）自身
から教えてｉ番目のスロット（４ｉ）は各々前記所定の
基準端子位置から少なくともｎ−ｉ個の端子を有し、 前記複数のスロット（41,42,・・・４ｎ）のうち、前記
一方向の端に位置するスロット（41）自身から教えてｉ
番目のスロット（４ｉ）の各々における前記所定の基準
端子位置自身から教えてｊ番目の端子は、ｊ≦ｎ−ｉと
して、ｉ＋１番目のスロット（４ｉ＋１）のｊ−１番目
の端子に接続され、 前記一方向の端に位置するスロット（41）のｎ個の端子
（31,32,・・・３ｎ）は、前記各々が前記所定の単位伝
送速度（Ｎ）に等しい伝送速度を有するように多重／分
離された複数の信号を入出力するものであることを特徴
とする多重／分離接続システム。 - 【請求項２】請求項１記載の複数のスロットを有するバ
ックパネル。 - 【請求項３】請求項１記載のインターフェイスユニッ
ト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009497A JPH0744504B2 (ja) | 1990-01-20 | 1990-01-20 | 多重／分離接続システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009497A JPH0744504B2 (ja) | 1990-01-20 | 1990-01-20 | 多重／分離接続システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216033A JPH03216033A (ja) | 1991-09-24 |
| JPH0744504B2 true JPH0744504B2 (ja) | 1995-05-15 |
Family
ID=11721876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009497A Expired - Lifetime JPH0744504B2 (ja) | 1990-01-20 | 1990-01-20 | 多重／分離接続システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744504B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354283U (ja) * | 1976-10-12 | 1978-05-10 | ||
| JPS59190101U (ja) * | 1983-06-07 | 1984-12-17 | 株式会社 東洋ケンソ− | 携帯用染髪具 |
| JPH0420331Y2 (ja) * | 1985-12-25 | 1992-05-11 | ||
| JPH0298804U (ja) * | 1989-01-18 | 1990-08-07 |
-
1990
- 1990-01-20 JP JP2009497A patent/JPH0744504B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03216033A (ja) | 1991-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5970072A (en) | System and apparatus for telecommunications bus control | |
| CA1327084C (en) | System for switching from working units to stand-by units | |
| JPH04151920A (ja) | 時分割多重分離装置 | |
| US7835645B2 (en) | Optical circuit structure for realizing a higher-order node in an optical transmission network | |
| EP0085558A2 (en) | Supervision of automatic switching systems | |
| US6466551B2 (en) | Simplex/duplex switching system | |
| JPH0744504B2 (ja) | 多重／分離接続システム | |
| JPH0683175B2 (ja) | フレキシブルマルチプレクサ | |
| EP0915593A2 (en) | Concentrator type ATM switch for an ATM switching system | |
| JP2504028B2 (ja) | 中継装置 | |
| KR930006558B1 (ko) | 인터모듈 호연결이 가능한 타임스위치 장치 | |
| JP2000244951A (ja) | 光クロスコネクト装置 | |
| JP3109317B2 (ja) | フレーム振り分け多重化装置 | |
| JP2513931B2 (ja) | 回線切替方式 | |
| KR100205628B1 (ko) | 공통선 신호방식 신호의 먹서/디먹서 및 레벨 2 프로토콜 처리회로 | |
| JPH05276170A (ja) | モニタ信号伝送方式 | |
| JP2707584B2 (ja) | 多重化装置 | |
| KR0173212B1 (ko) | 우회링크를 이용한 출력버퍼형 비동기전달모드 스위칭장치 | |
| JP2679184B2 (ja) | ループ形多重化装置 | |
| JPS5869146A (ja) | 多重変換装置 | |
| KR100388963B1 (ko) | 듀얼포트 램을 이용한 데이터버스 공유회로 | |
| JP3099955B2 (ja) | 多重化装置 | |
| JPH03183227A (ja) | スタッフ分岐挿入装置 | |
| JPS6362432A (ja) | パケツト交換システム | |
| JPH07177122A (ja) | 時分割多重信号伝送装置 |