JPS6234437A - エラステイツクストアメモリ回路 - Google Patents
エラステイツクストアメモリ回路Info
- Publication number
- JPS6234437A JPS6234437A JP60172493A JP17249385A JPS6234437A JP S6234437 A JPS6234437 A JP S6234437A JP 60172493 A JP60172493 A JP 60172493A JP 17249385 A JP17249385 A JP 17249385A JP S6234437 A JPS6234437 A JP S6234437A
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- JP
- Japan
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- input
- data
- output
- circuit
- elastic store
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エラスティックストアメモリ回路、特に例え
ばディジタル通信方式において不可欠な位相同期回路を
構成するために用いられるエラスティックスドアメモリ
回路（一時記憶回路）に関するものである。
ばディジタル通信方式において不可欠な位相同期回路を
構成するために用いられるエラスティックスドアメモリ
回路（一時記憶回路）に関するものである。
第８図は従来の４ビツト構成のエラスティックストアメ
モリ回路を示すブロック図である。同図において、１は
入力データハイウェイ、２は出力データハイウェイ、（
３−ＩＬ （３−２）、（３−３）、（３−４）はそれ
ぞれ入力データを順番に入力されて保持する入力データ
レジスタ（具体的に云うと、各レジスタは、マスタース
レイブＤ−フリップフロップにより構成されている）、
（４−１）は入力側のデコーダ回路であって、入力デー
タを入力データレジスタに取り込むとき、どのレジスタ
に取り込むかを順に指定するためのもの、（４−２）は
出力側のデコーダ回路であって、セレクタ７に対し、入
力データレジスタ（３−１）〜（３−４）のうちのどの
出力を選択するかを指定するためのもの、である。
モリ回路を示すブロック図である。同図において、１は
入力データハイウェイ、２は出力データハイウェイ、（
３−ＩＬ （３−２）、（３−３）、（３−４）はそれ
ぞれ入力データを順番に入力されて保持する入力データ
レジスタ（具体的に云うと、各レジスタは、マスタース
レイブＤ−フリップフロップにより構成されている）、
（４−１）は入力側のデコーダ回路であって、入力デー
タを入力データレジスタに取り込むとき、どのレジスタ
に取り込むかを順に指定するためのもの、（４−２）は
出力側のデコーダ回路であって、セレクタ７に対し、入
力データレジスタ（３−１）〜（３−４）のうちのどの
出力を選択するかを指定するためのもの、である。
（５−１）は入力側のフレーム入力ポート（データハイ
ウェイ上を伝送されるデータはフレーム構成をとって伝
送され、フレーム信号が挿入されている）、（５−２）
は入力側のクロック入力ボート、（６−１）は出力側の
フレーム人力ボート、（６−２）は出力側のクロック入
力ボート、７はシーケンシャル・セレクタ回路であって
、入力データレジスタ（３−１）〜（３−４）のうちの
一つを選択してその出力データをデータハイウェイ２上
に出力するためのもの、である。
ウェイ上を伝送されるデータはフレーム構成をとって伝
送され、フレーム信号が挿入されている）、（５−２）
は入力側のクロック入力ボート、（６−１）は出力側の
フレーム人力ボート、（６−２）は出力側のクロック入
力ボート、７はシーケンシャル・セレクタ回路であって
、入力データレジスタ（３−１）〜（３−４）のうちの
一つを選択してその出力データをデータハイウェイ２上
に出力するためのもの、である。
第９図は、第８図の回路における各部信号のタイムチャ
ートである。
ートである。
第８図及び第９図を参照して従来のエラスティックスト
アメモリ回路の回路動作を説明する。入力データハイウ
ェイ１上を伝送されてくる入力データは、入力側ボート
（５−１）から入力されるフレーム信号、ボート（５−
２）から入力されるクロックに同期して出力されるデコ
ーダ出力Ｃ６〜Ｃ４を用いて、フレーム内の入力タイム
スロット番号の位置に合わせて、入力データレジスタ（
３−１）、（３−２）、（３−３）、（３−４）に順番
に取り込まれ保持される。
アメモリ回路の回路動作を説明する。入力データハイウ
ェイ１上を伝送されてくる入力データは、入力側ボート
（５−１）から入力されるフレーム信号、ボート（５−
２）から入力されるクロックに同期して出力されるデコ
ーダ出力Ｃ６〜Ｃ４を用いて、フレーム内の入力タイム
スロット番号の位置に合わせて、入力データレジスタ（
３−１）、（３−２）、（３−３）、（３−４）に順番
に取り込まれ保持される。
一方、保持されたデータは、出力側ボート（６−１）か
ら入力されるフレーム信号、ボート（６−２）から入力
されるクロックに同期して、デコーダ回路（４−２）か
ら出力されるデコーダ出力Ｓｏ、Ｓｔ により指定され
た順序でセレクタ７により選択され、出力ハイウェイ２
上に転送される。
ら入力されるフレーム信号、ボート（６−２）から入力
されるクロックに同期して、デコーダ回路（４−２）か
ら出力されるデコーダ出力Ｓｏ、Ｓｔ により指定され
た順序でセレクタ７により選択され、出力ハイウェイ２
上に転送される。
この場合、入力側と出力側で同一の入力データレジスタ
を同時にアクセスすることのないようにフレーム信号は
、入カポ−） （５−１）の側と出力ボート（６−１）
の側で位相を調整しておく。
を同時にアクセスすることのないようにフレーム信号は
、入カポ−） （５−１）の側と出力ボート（６−１）
の側で位相を調整しておく。
本構成により、複数ビットにわたるエラスティッ、クス
トア動作が可能である。すなわち、エラステインクスト
アメモリ （一時記憶回路）の機能は、長期的な平均周
波数がほとんど等しい二つのクロックの瞬時的な周波数
差を吸収することにあると云え、同期網で遅延変動があ
ると、これを吸収するために用いられるものである。
トア動作が可能である。すなわち、エラステインクスト
アメモリ （一時記憶回路）の機能は、長期的な平均周
波数がほとんど等しい二つのクロックの瞬時的な周波数
差を吸収することにあると云え、同期網で遅延変動があ
ると、これを吸収するために用いられるものである。
さて、上述した従来のエラステインクストアメモリ回路
では、入力データハイウェイ１に対し入力データレジス
タ（３−１）〜（３−４）がすべてファンアウトとして
接続されるため、長いビット長のエラスティックストア
メモリを設計する際には、ビット長だけファンアウトの
数が増し、問題である。
では、入力データハイウェイ１に対し入力データレジス
タ（３−１）〜（３−４）がすべてファンアウトとして
接続されるため、長いビット長のエラスティックストア
メモリを設計する際には、ビット長だけファンアウトの
数が増し、問題である。
すなわち、ファンアウトの数が増すということは、入力
側のファンアウトは容量と考えてよいので、容量が増す
ことに相当し、これとハイウェイを構成する線路の抵抗
とにより定まる時定数で、ハイウェイ上を伝送されるデ
ータ波形がなまり、データの高速伝送性能が低下するこ
とになるからである。
側のファンアウトは容量と考えてよいので、容量が増す
ことに相当し、これとハイウェイを構成する線路の抵抗
とにより定まる時定数で、ハイウェイ上を伝送されるデ
ータ波形がなまり、データの高速伝送性能が低下するこ
とになるからである。
更に、入力データハイウェイ１に対するファンアウトが
大きいため、複数のエラスティックストアメモリを縦続
接続して更に長いビット長のエラスティックストアメモ
リを構成しようとする場合には、さらに大きなファンア
ウトになり、上記の不都合が更に増大するという欠点が
ある。
大きいため、複数のエラスティックストアメモリを縦続
接続して更に長いビット長のエラスティックストアメモ
リを構成しようとする場合には、さらに大きなファンア
ウトになり、上記の不都合が更に増大するという欠点が
ある。
そこで本発明においては、エラスティックストアメモリ
回路において、入力データハイウェイがら入力データレ
ジスタを見たときのファンアウト数を減らすこと、を解
決すべき問題点としている。
回路において、入力データハイウェイがら入力データレ
ジスタを見たときのファンアウト数を減らすこと、を解
決すべき問題点としている。
従って本発明は、上述のことを可能とする構成のエラス
テインクストアメモリ回路を提供することを目的とする
。
テインクストアメモリ回路を提供することを目的とする
。
Ｃ問題点を解決するための手段および作用〕上記目的を
達成するため、本発明では、ｎピント構成の従来のエラ
スティックストアメモリ回路において、入力データレジ
スタを、データ入力ハイウェイにつながる一つのマスタ
ーラッチ回路と、該マスターラッチ回路を共有するｎ個
のスレーブラッチ回路により構成し、データ入力ハイウ
ェイから入力データレジスタを見たときのファンアウト
数を１にした。
達成するため、本発明では、ｎピント構成の従来のエラ
スティックストアメモリ回路において、入力データレジ
スタを、データ入力ハイウェイにつながる一つのマスタ
ーラッチ回路と、該マスターラッチ回路を共有するｎ個
のスレーブラッチ回路により構成し、データ入力ハイウ
ェイから入力データレジスタを見たときのファンアウト
数を１にした。
本発明を従来技術と比べて相違点を端的に述べると、レ
ジスタのハード量を削減できることと、入力データハイ
ウェイのファンアウト数が１であること、であると云え
る。
ジスタのハード量を削減できることと、入力データハイ
ウェイのファンアウト数が１であること、であると云え
る。
次に図を参照して本発明の詳細な説明する。
第１図は４ビット構成の場合の本発明の一実施例を示す
ブロック図である。同図において、１は入力データハイ
ウェイ、２は出力データハイウェイ、３は４ビツトのデ
ータを順番に入力されて保持することのできる人力デー
タレジスタ、（４−１）は入力側デコーダ回路、（４−
２）は出力側デコーダ回路、（５−１）は入力側フレー
ム入力ボート、（５−２）は入力側クロック入力ポート
、（６−１）は出力側フレーム入力ボート、（６−２）
は出力側クロック入力ポート、７はセレクタ回路、（８
−１）、 （８−２）はそれぞれこのエラスティックス
トアメモリ回路を複数個、縦続接続する際に用いるター
ミナルカウントアウトプット端子、（９−１）、 （９
−２）はそれぞれやはり縦続接続する際に用いるカウン
トイネーブルターミナルインプット端子、である。
ブロック図である。同図において、１は入力データハイ
ウェイ、２は出力データハイウェイ、３は４ビツトのデ
ータを順番に入力されて保持することのできる人力デー
タレジスタ、（４−１）は入力側デコーダ回路、（４−
２）は出力側デコーダ回路、（５−１）は入力側フレー
ム入力ボート、（５−２）は入力側クロック入力ポート
、（６−１）は出力側フレーム入力ボート、（６−２）
は出力側クロック入力ポート、７はセレクタ回路、（８
−１）、 （８−２）はそれぞれこのエラスティックス
トアメモリ回路を複数個、縦続接続する際に用いるター
ミナルカウントアウトプット端子、（９−１）、 （９
−２）はそれぞれやはり縦続接続する際に用いるカウン
トイネーブルターミナルインプット端子、である。
第２図は第１図における入力データレジスタ３の詳細を
示す回路図である。同図において、Ｍはマスターラッチ
回路、ＳＬＩ〜ＳＬ４はそれぞれスレーブラッチ回路、
である。
示す回路図である。同図において、Ｍはマスターラッチ
回路、ＳＬＩ〜ＳＬ４はそれぞれスレーブラッチ回路、
である。
入力データハイウェイ１はマスターラッチ回路Ｍに接続
されているだけであるから、そのファンアウト数はｌで
ある。スレーブラッチ回路ＳＬＩ〜ＳＬ４はそれぞれマ
スターラッチ回路Ｍを共有することにより、レジスタ段
を構成する。
されているだけであるから、そのファンアウト数はｌで
ある。スレーブラッチ回路ＳＬＩ〜ＳＬ４はそれぞれマ
スターラッチ回路Ｍを共有することにより、レジスタ段
を構成する。
第３図は第１図における入力側デコーダ回路（４−１）
の詳細を示す回路図である。同図において、Ａ１はアン
ド回路、ＦＦ３１〜ＦＦ３４およびＦＦ３５はそれぞれ
フリップフロップ回路である。
の詳細を示す回路図である。同図において、Ａ１はアン
ド回路、ＦＦ３１〜ＦＦ３４およびＦＦ３５はそれぞれ
フリップフロップ回路である。
第４図は第１図における出力側デコーダ回路（４−２）
の詳細を示す回路図である。同図において、ＦＦ４１〜
ＦＦ４３およびＦＦ４４はそれぞれフリップフロップ回
路である。
の詳細を示す回路図である。同図において、ＦＦ４１〜
ＦＦ４３およびＦＦ４４はそれぞれフリップフロップ回
路である。
第５図は第１図におけるセレクタ回路７の詳細を示す回
路図である。
路図である。
第６図は第１図の回路における各部信号のタイムチャー
トである。
トである。
第１図乃至第６図を参照して本発明の一実施例の回路動
作を説明する。
作を説明する。
入力データハイウェイ１上を伝送されてきたデータは、
入力側のボート（５−１）から入力されるフレーム信号
ＦＲＭ、ポート（５−２）から入力されるクロックＣＫ
に同期しているが、入力側デコーダ（４−１）からのデ
コーダ出力００〜Ｃ３およびクロックＣＫを用いて入力
データレジスタ３に順次取り込まれ、ラッチされる。
入力側のボート（５−１）から入力されるフレーム信号
ＦＲＭ、ポート（５−２）から入力されるクロックＣＫ
に同期しているが、入力側デコーダ（４−１）からのデ
コーダ出力００〜Ｃ３およびクロックＣＫを用いて入力
データレジスタ３に順次取り込まれ、ラッチされる。
この際、第２図において、クロックＣＫはマスターラッ
チ回路Ｍにその都度入力され、デコーダ出力Ｃｏ ”’
Ｃ３は、スレーブラッチ回路ＳＬＩ〜ＳＬ３に順次入
力され、このようにして、この場合、４ビツトのデータ
が１ビツトずつ、スレーブラッチ回路ＳＬＩ〜ＳＬ４に
ラッチされる。
チ回路Ｍにその都度入力され、デコーダ出力Ｃｏ ”’
Ｃ３は、スレーブラッチ回路ＳＬＩ〜ＳＬ３に順次入
力され、このようにして、この場合、４ビツトのデータ
が１ビツトずつ、スレーブラッチ回路ＳＬＩ〜ＳＬ４に
ラッチされる。
入力側デコーダ回路（４−１＞は、第３図にその詳細を
示した通りであるが、複数のエラスティックストアメモ
リ回路を縦続接続して、４ビツトを超える多数ビットの
エラスティックストアメモリを構成する場合に備えて、
Ｔ−Ｃ（ターミナルカウントアウトプット）端子（８−
ｊ）と、ＣＥＴ（カウントイネーブルターミナルインプ
ット）端子（９−１）とを備えている。
示した通りであるが、複数のエラスティックストアメモ
リ回路を縦続接続して、４ビツトを超える多数ビットの
エラスティックストアメモリを構成する場合に備えて、
Ｔ−Ｃ（ターミナルカウントアウトプット）端子（８−
ｊ）と、ＣＥＴ（カウントイネーブルターミナルインプ
ット）端子（９−１）とを備えている。
第３図において、回路動作が４ビツト分を超えると、フ
リップフロップＦＦ３５の出力側にあるＴＣ端子（８−
１）における下で信号が“Ｈ”レベルになり、次段のエ
ラスティックストアメモリ回路のＧＥＴ端子（９−１）
に入力される。これにより、次段のエラスティックスト
アメモリ回路に含まれる入力側デコーダ回路Ｃごおいて
、アンド回路Ａ１が開き、クロックＣＫが入力されるの
で、該デコーダ回路が動作を始める。その結果、次段の
エラスティックストアメモリ回路における入力データレ
ジスタにデータが取り込まれることになる。
リップフロップＦＦ３５の出力側にあるＴＣ端子（８−
１）における下で信号が“Ｈ”レベルになり、次段のエ
ラスティックストアメモリ回路のＧＥＴ端子（９−１）
に入力される。これにより、次段のエラスティックスト
アメモリ回路に含まれる入力側デコーダ回路Ｃごおいて
、アンド回路Ａ１が開き、クロックＣＫが入力されるの
で、該デコーダ回路が動作を始める。その結果、次段の
エラスティックストアメモリ回路における入力データレ
ジスタにデータが取り込まれることになる。
話を元に戻し、第２図に示す入力データレジスタ３ （
詳しくはそのスレーブラッチ回路ＳＬＩ〜５Ｌ４）に順
次ラッチされたデータは、第５図に示すセレクタ回路７
において、第４図に示す出力側デコーダ（４−２）のデ
コード出力Ｓ０．Ｓ、により指定された順序で、出力デ
ータハイウェイ２上へ出力され転送される。
詳しくはそのスレーブラッチ回路ＳＬＩ〜５Ｌ４）に順
次ラッチされたデータは、第５図に示すセレクタ回路７
において、第４図に示す出力側デコーダ（４−２）のデ
コード出力Ｓ０．Ｓ、により指定された順序で、出力デ
ータハイウェイ２上へ出力され転送される。
この転送されたデータのタイミングおよびタイムスロッ
トは、出力側デコーダ（４−２）においてポー１− （
６−１）から入力されるフレーム信号およびポート（６
−２）から入力されるクロックに位相同期されたもので
あることは勿論である。
トは、出力側デコーダ（４−２）においてポー１− （
６−１）から入力されるフレーム信号およびポート（６
−２）から入力されるクロックに位相同期されたもので
あることは勿論である。
出力側デコーダ（４−２）においても、複数のエラステ
ィックストアメモリ回路を縦続接続して、４ビツトを超
える多数ビットのエラスティックストアメモリ回路を構
成する場合に備えて、ＴＣ（ターミナルカウントアウト
プット）端子（８−２）を備えている。
ィックストアメモリ回路を縦続接続して、４ビツトを超
える多数ビットのエラスティックストアメモリ回路を構
成する場合に備えて、ＴＣ（ターミナルカウントアウト
プット）端子（８−２）を備えている。
このＴＣ端子（８−２）は、次段のエラスティックスト
アメモリ回路におけるＣＥＴ （カウントイネーブルタ
ーミナルインプット）端子（９−２）に接続されている
。そこで、出力側デコーダ（４−２）において、回路動
作が４ビツト分を超えると、フリップフロップＦＦ４４
の出力側にあるＣＲＴ端子（８−２）における下で信号
が“Ｈ”レベルになるので、次段のエラスティックスト
アメモリ回路におけるアンド回路Ａ２が開き、セレクタ
からの出力データを出力データハイウェイ２上へ転送す
ることができるようになる。
アメモリ回路におけるＣＥＴ （カウントイネーブルタ
ーミナルインプット）端子（９−２）に接続されている
。そこで、出力側デコーダ（４−２）において、回路動
作が４ビツト分を超えると、フリップフロップＦＦ４４
の出力側にあるＣＲＴ端子（８−２）における下で信号
が“Ｈ”レベルになるので、次段のエラスティックスト
アメモリ回路におけるアンド回路Ａ２が開き、セレクタ
からの出力データを出力データハイウェイ２上へ転送す
ることができるようになる。
第７図は複数のエラステインクストアメモリ回路を縦続
接続した状態を示す接続図である。同図において、２０
ａ〜２０ｄがそれぞれ本発明に係るエラスティックスト
アメモリ回路であり、ここでは４個の同メモリ回路が縦
続接続されている。
接続した状態を示す接続図である。同図において、２０
ａ〜２０ｄがそれぞれ本発明に係るエラスティックスト
アメモリ回路であり、ここでは４個の同メモリ回路が縦
続接続されている。
第７図について、これ以上、説明の必要はないであろう
。
。
以上説明したように、本発明によれば、入力データハイ
ウェイのファンアウト数が１であるために、本発明に係
るエラステインクストアメモリ回路を複数個、縦続接続
して更に大容量のエラスティックストアメモリ回路を構
成する場合に、単にその入力端子を並列に接続してすま
すことが可能であり、また個々の本発明に係るエラステ
ィックストアメモリ回路には、自動的に次段のエラステ
ィックストアメモリ回路にカウント情報を送出する端子
を設けているために、これを利用して而単に任意のビッ
ト長のエラスティックストアメモリ回路を構成すること
ができ、拡張性に冨んだエラスティックストアメモリを
提供できるという利点がある。
ウェイのファンアウト数が１であるために、本発明に係
るエラステインクストアメモリ回路を複数個、縦続接続
して更に大容量のエラスティックストアメモリ回路を構
成する場合に、単にその入力端子を並列に接続してすま
すことが可能であり、また個々の本発明に係るエラステ
ィックストアメモリ回路には、自動的に次段のエラステ
ィックストアメモリ回路にカウント情報を送出する端子
を設けているために、これを利用して而単に任意のビッ
ト長のエラスティックストアメモリ回路を構成すること
ができ、拡張性に冨んだエラスティックストアメモリを
提供できるという利点がある。
さらに、データレジスタのマスター側のラッチを共用す
ることによるハード量の節減という利点もある。
ることによるハード量の節減という利点もある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における入力データレジスタ３の詳細を示す回路
図、第３図は第１図における入力側デコーダ回路（４−
１＞の詳細を示す回路図、第４図は第１図における出力
側デコーダ回路（４−２）の詳細を示す回路図、第５図
は第１図におけるセレクタ回路７の詳細を示す回路図、
第６図は第１図の回路における各部信号のタイムチャー
ト、第７図は複数のエラスティックストアメモリ回路を
縦続接続した状態を示す、接続図、第８図は従来の４ビ
ツト構成のエラスティックストアメモリ回路を示すブロ
ック図、第９図は第８図の回路における各部信号のタイ
ムチャート、である。 符号の説明 １・・・入力データハイウェイ、２・・・出力データハ
イウェイ、３・・・入力データレジスタ、（４−１）・
・・入力側デコーダ、（４−２）・・・出力側デコーダ
、（５−１）・・・入力側フレーム入力端子、（５−２
）・・・入力側クロック入力端子、（６−１）・・・出
力側フレーム入力端子、（６−２）・・・出力側クロッ
ク入力端子、７・・・セレクタ、８・・・ターミナルカ
ウントアウトプット端子、９・・・カウントイネーブル
ターミナルインプット端子、２０ａ〜２０ｄ・・・本発
明に係るエラスティックストアメモリ回路代理人 弁理
士 並 木 昭 夫 代理人 弁理士 松 崎 清 ｉｌ１図 １チ ＩＩ２図 ３ Ｍ ４ 図 Ｍ ５ 国 １１６ 図 ７５１Ｉ Ｍ ８ 図 テ゛コーク２Ｃクエ昏
第１図における入力データレジスタ３の詳細を示す回路
図、第３図は第１図における入力側デコーダ回路（４−
１＞の詳細を示す回路図、第４図は第１図における出力
側デコーダ回路（４−２）の詳細を示す回路図、第５図
は第１図におけるセレクタ回路７の詳細を示す回路図、
第６図は第１図の回路における各部信号のタイムチャー
ト、第７図は複数のエラスティックストアメモリ回路を
縦続接続した状態を示す、接続図、第８図は従来の４ビ
ツト構成のエラスティックストアメモリ回路を示すブロ
ック図、第９図は第８図の回路における各部信号のタイ
ムチャート、である。 符号の説明 １・・・入力データハイウェイ、２・・・出力データハ
イウェイ、３・・・入力データレジスタ、（４−１）・
・・入力側デコーダ、（４−２）・・・出力側デコーダ
、（５−１）・・・入力側フレーム入力端子、（５−２
）・・・入力側クロック入力端子、（６−１）・・・出
力側フレーム入力端子、（６−２）・・・出力側クロッ
ク入力端子、７・・・セレクタ、８・・・ターミナルカ
ウントアウトプット端子、９・・・カウントイネーブル
ターミナルインプット端子、２０ａ〜２０ｄ・・・本発
明に係るエラスティックストアメモリ回路代理人 弁理
士 並 木 昭 夫 代理人 弁理士 松 崎 清 ｉｌ１図 １チ ＩＩ２図 ３ Ｍ ４ 図 Ｍ ５ 国 １１６ 図 ７５１Ｉ Ｍ ８ 図 テ゛コーク２Ｃクエ昏
Claims (1)
- 【特許請求の範囲】 １）データ入力線につながるｎ段構成（但し、ｎは任意
の整数）の入力データレジスタと、入力側クロックを受
けてデコード出力を発生し、該デコード出力を前記デー
タレジスタへ供給することにより、前記データ入力線か
ら前記データレジスタを構成するｎ段の各々へデータを
順次取り込む第１のデコーダと、前記入力データレジス
タの出力側とデータ出力線との間に接続されたセレクタ
と、出力側クロックを受けてデコード出力を発生し、該
デコード出力を前記セレクタへ供給することにより、該
セレクタをして、前記データレジスタを構成するｎ段の
各々からの出力データのうち、一つを選択してデータ出
力線上に出力せしめる第２のデコーダと、から成り、前
記入力側クロックと出力側クロックとの間の位相差を吸
収するようにしたエラステイックストアメモリ回路にお
いて、前記入力データレジスタを、データ入力線につな
がる一つのマスターラッチ回路と、該マスターラッチ回
路を共有するｎ個のスレーブラッチ回路により構成し、
前記第１のデコーダは、そのデコード出力を前記ｎ個の
スレーブラッチ回路へ順次供給してデータをラッチさせ
るようにして、データ入力線から入力データレジスタを
見たファンアウト数を見掛け上、１にしたことを特徴と
するエラステイックストアメモリ回路。 ２）特許請求の範囲第１項記載のエラステイックストア
メモリ回路において、当該メモリ回路を多段に縦続接続
する場合に用いるターミナルアウトプット端子とカウン
トイネーブルターミナルインプット端子とを所定の個所
に備えたことを特徴とするエラステイックストアメモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172493A JPH0744521B2 (ja) | 1985-08-07 | 1985-08-07 | エラステイツクストアメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172493A JPH0744521B2 (ja) | 1985-08-07 | 1985-08-07 | エラステイツクストアメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234437A true JPS6234437A (ja) | 1987-02-14 |
| JPH0744521B2 JPH0744521B2 (ja) | 1995-05-15 |
Family
ID=15942997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172493A Expired - Fee Related JPH0744521B2 (ja) | 1985-08-07 | 1985-08-07 | エラステイツクストアメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744521B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111078150A (zh) * | 2019-12-18 | 2020-04-28 | 成都定为电子技术有限公司 | 一种高速存储设备及不间断扩容方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464934A (en) * | 1977-11-02 | 1979-05-25 | Nippon Telegr & Teleph Corp <Ntt> | Elastic store circuit |
-
1985
- 1985-08-07 JP JP60172493A patent/JPH0744521B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464934A (en) * | 1977-11-02 | 1979-05-25 | Nippon Telegr & Teleph Corp <Ntt> | Elastic store circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111078150A (zh) * | 2019-12-18 | 2020-04-28 | 成都定为电子技术有限公司 | 一种高速存储设备及不间断扩容方法 |
Also Published As
| Publication number | Publication date |
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| JPH0744521B2 (ja) | 1995-05-15 |
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