JPH0744675B2 - デ−タ記録装置 - Google Patents
デ−タ記録装置Info
- Publication number
- JPH0744675B2 JPH0744675B2 JP60113910A JP11391085A JPH0744675B2 JP H0744675 B2 JPH0744675 B2 JP H0744675B2 JP 60113910 A JP60113910 A JP 60113910A JP 11391085 A JP11391085 A JP 11391085A JP H0744675 B2 JPH0744675 B2 JP H0744675B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- video signal
- recording
- port
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明はデータ記録装置に関し、特に２値データをビデ
オ信号の所定部分に重畳して記録する装置に関する。
オ信号の所定部分に重畳して記録する装置に関する。
〈開示の概要〉 本明細書及び図面は２値データをビデオ信号の所定部分
に重畳して記録する装置であって、前記ビデオ信号中の
同期信号を用いて決定された重畳期間以外においては、
記録する２値データを発生する中央処理装置のポート
と、これが接続されるラツチ回路間を実質的にハイイン
ピーダンス状態とする様構成することにより、中央処理
装置の有効利用ができるデータ記録を提供する技術につ
いて開示するものである。
に重畳して記録する装置であって、前記ビデオ信号中の
同期信号を用いて決定された重畳期間以外においては、
記録する２値データを発生する中央処理装置のポート
と、これが接続されるラツチ回路間を実質的にハイイン
ピーダンス状態とする様構成することにより、中央処理
装置の有効利用ができるデータ記録を提供する技術につ
いて開示するものである。
〈従来の技術〉 一般にビデオ信号を記録媒体上に記録する場合、相対速
度を大きくとる必要があるため、一本のトラツクにこれ
を記録することは極めて困難である。従ってビデオ信号
を記録する場合には、家庭用ビデオテープレコーダ（VT
R）等で周知の様に、１フイールド分のビデオ信号毎に
１本のトラツクを形成して記録を行っていた。
度を大きくとる必要があるため、一本のトラツクにこれ
を記録することは極めて困難である。従ってビデオ信号
を記録する場合には、家庭用ビデオテープレコーダ（VT
R）等で周知の様に、１フイールド分のビデオ信号毎に
１本のトラツクを形成して記録を行っていた。
ところで、上述の様なビデオ信号の記録装置において、
２値データをビデオ信号に重畳して記録しようという場
合、データをビデオ信号中の水平同期信号（HD）に同期
して記録することが考えられている。これは余分な同期
信号を記録する必要がなく、データの記録再生タイミン
グを一致させる上で有利である。また、この時１トラツ
ク、即ち１フイールドのビデオ信号に重畳されるデータ
数やデータを重畳する水平走査期間数（Ｈ）等は、後に
バイナリカウンタ等を用いて処理する便宜上から２のべ
き乗に関連する値とされる。従って、データ信号が重畳
される期間は１フイールドの期間と必ずしも一致しな
い。そのためデータはビデオ信号の所定部分にのみ重畳
される形で記録が行われる。
２値データをビデオ信号に重畳して記録しようという場
合、データをビデオ信号中の水平同期信号（HD）に同期
して記録することが考えられている。これは余分な同期
信号を記録する必要がなく、データの記録再生タイミン
グを一致させる上で有利である。また、この時１トラツ
ク、即ち１フイールドのビデオ信号に重畳されるデータ
数やデータを重畳する水平走査期間数（Ｈ）等は、後に
バイナリカウンタ等を用いて処理する便宜上から２のべ
き乗に関連する値とされる。従って、データ信号が重畳
される期間は１フイールドの期間と必ずしも一致しな
い。そのためデータはビデオ信号の所定部分にのみ重畳
される形で記録が行われる。
〈発明が解決しようとする問題点〉 ところで、上述の如きデータ記録装置において、記録デ
ータの発生をマイコン等の中央処理装置（CPU）を介し
て行う場合、CPUはこの記録データの発生用のポートは
このためのみに独占されて使用されているのが実状であ
った。
ータの発生をマイコン等の中央処理装置（CPU）を介し
て行う場合、CPUはこの記録データの発生用のポートは
このためのみに独占されて使用されているのが実状であ
った。
本発明は上述の如き背景に鑑みてなされ、中央処理装置
のポートの有効利用ができる新規なデータ記録装置を提
供することを目的としている。
のポートの有効利用ができる新規なデータ記録装置を提
供することを目的としている。
〈問題点を解決するための手段〉 上述の目的下において、本発明では２値データをビデオ
信号の所定部分に重畳して記録する装置において、前記
ビデオ信号中の同期信号を用いて決定された重畳期間以
外においては、記録する２値データを発生する中央処理
装置のポートと、これが接続されるラツチ回路間を実施
的にハイインピーダンス状態とする様に構成している。
信号の所定部分に重畳して記録する装置において、前記
ビデオ信号中の同期信号を用いて決定された重畳期間以
外においては、記録する２値データを発生する中央処理
装置のポートと、これが接続されるラツチ回路間を実施
的にハイインピーダンス状態とする様に構成している。
〈作 用〉 上述の如く構成することによって、前記重畳期間以外の
期間においては、中央処理装置の記録データ発生用ポー
トを、他の機構等と接続することが可能となり、この機
構が中央処理装置で制御できる様になった。これに伴
い、中央処理装置の有効利用ができるデータ記録装置を
得るものである。
期間においては、中央処理装置の記録データ発生用ポー
トを、他の機構等と接続することが可能となり、この機
構が中央処理装置で制御できる様になった。これに伴
い、中央処理装置の有効利用ができるデータ記録装置を
得るものである。
〈実施例〉 以下、本発明を、光学系より得た可視像を円状トラツク
に１フイールド分のビデオ信号として記録媒体上に記録
する電子カメラ装置に適用した場合の実施例を用いて詳
細に説明する。
に１フイールド分のビデオ信号として記録媒体上に記録
する電子カメラ装置に適用した場合の実施例を用いて詳
細に説明する。
第１図は本発明の一実施例としての電子カメラ装置の構
成を示す図である。図中１は光学系は介して得たビデオ
信号が入力される端子、２は入力されたビデオ信号中の
水平同期信号（HD）を分離する回路、３は同じく垂直同
期信号（VD）を分離する回路、４はアンドゲート、５は
カウンタ、６はアンドゲート、７は1/4分周器、８はカ
ウンタ、９はインバータ、10はアンドゲート、11は４ビ
ツトラツチ及びシフトレジスタ、12はCPU、13は1/4分周
器、14はバツフア、15はDPSK（Differencial Phase Shi
ft Keying）変調回路、16はビデオ信号処理回路、17は
加算回路、18は記録部である。
成を示す図である。図中１は光学系は介して得たビデオ
信号が入力される端子、２は入力されたビデオ信号中の
水平同期信号（HD）を分離する回路、３は同じく垂直同
期信号（VD）を分離する回路、４はアンドゲート、５は
カウンタ、６はアンドゲート、７は1/4分周器、８はカ
ウンタ、９はインバータ、10はアンドゲート、11は４ビ
ツトラツチ及びシフトレジスタ、12はCPU、13は1/4分周
器、14はバツフア、15はDPSK（Differencial Phase Shi
ft Keying）変調回路、16はビデオ信号処理回路、17は
加算回路、18は記録部である。
第２図は第１図各部の波形を示すタイミングチヤートで
あり、以下第２図を用いて第１図各部の動作について説
明する。
あり、以下第２図を用いて第１図各部の動作について説
明する。
光学系を介して撮像された可視像は不図示の回路でビデ
オ信号とされ、端子１より入力されている。入力された
ビデオ信号はHD分離回路２及び、VD分離回路３に供給さ
れたHD（第２図（ｂ）に示す）及びVD（第２図（ａ）に
示す）が夫々分離される。分離されたHDは各フイールド
の始まりの部分においてはアンドゲート４を介してカウ
ンタ５に供給され、その立下りがカウントされる。カウ
ンタ５は予め設定された数までカウントアツプするとＱ
出力としてハイレベル（Hi）を出力する。このカウンタ
５のＱ出力（第２図（ｃ）に示す）はアンドゲート６に
供給され、アンドゲート４を介したHDをゲートする。
オ信号とされ、端子１より入力されている。入力された
ビデオ信号はHD分離回路２及び、VD分離回路３に供給さ
れたHD（第２図（ｂ）に示す）及びVD（第２図（ａ）に
示す）が夫々分離される。分離されたHDは各フイールド
の始まりの部分においてはアンドゲート４を介してカウ
ンタ５に供給され、その立下りがカウントされる。カウ
ンタ５は予め設定された数までカウントアツプするとＱ
出力としてハイレベル（Hi）を出力する。このカウンタ
５のＱ出力（第２図（ｃ）に示す）はアンドゲート６に
供給され、アンドゲート４を介したHDをゲートする。
アンドゲート６でゲートされたHD（第２図（ｄ）に示
す）は1/4分周器７に入力され、4H周期の矩形波信号
（第２図（ｅ）に示す）となる。この矩形波信号（ｅ）
によってパラレルイン−シリアルアウトの４ビツトラツ
チ及びシフトレジスタ11が駆動され、CPU12の各ポートX
1〜X4を介して入力された記録データがDPSK変調回路15
に供給される。DPSK変調回路15より出力されたデータ信
号は加算器17に供給され、ビデオ信号処理回路16を介す
ることにより記録に適した信号形態となったビデオ信号
と周波数多重される。加算器17より出力される周波数多
重信号は磁気ヘツド等の記録手段を含む記録部18に供給
され、記録媒体上に記録されてゆくことになる。
す）は1/4分周器７に入力され、4H周期の矩形波信号
（第２図（ｅ）に示す）となる。この矩形波信号（ｅ）
によってパラレルイン−シリアルアウトの４ビツトラツ
チ及びシフトレジスタ11が駆動され、CPU12の各ポートX
1〜X4を介して入力された記録データがDPSK変調回路15
に供給される。DPSK変調回路15より出力されたデータ信
号は加算器17に供給され、ビデオ信号処理回路16を介す
ることにより記録に適した信号形態となったビデオ信号
と周波数多重される。加算器17より出力される周波数多
重信号は磁気ヘツド等の記録手段を含む記録部18に供給
され、記録媒体上に記録されてゆくことになる。
13は1/4分周器７の出力（ｅ）を更に1/4分周する1/4分
周器であり、該分周器13の出力はバツフア14を介してCP
U12のポートＹに供給される。この信号はCPU12によって
新たな４ビツトの記録データがポートX1〜X4に供給され
る様命令を行う。つまり、シフトレジスタ11がデータを
４ビツト、シリアルに排出した後、新たな４ビツトの記
録データが４ビツトラツチ回路にパラレルに供給される
様にしている。
周器であり、該分周器13の出力はバツフア14を介してCP
U12のポートＹに供給される。この信号はCPU12によって
新たな４ビツトの記録データがポートX1〜X4に供給され
る様命令を行う。つまり、シフトレジスタ11がデータを
４ビツト、シリアルに排出した後、新たな４ビツトの記
録データが４ビツトラツチ回路にパラレルに供給される
様にしている。
一方、前述の1/4分周器７の出力（ｅ）はカウンタ８に
よってカウントし、所定数が計数されるとＱ出力がHiと
なる。カウンタ８の出力信号（第２図（ｆ）に示す）は
インバータ９を介してアンドゲート４に供給され、該ア
ンドゲート４によるHD（ｂ）のゲートを禁止する。これ
に伴い、1/4分周器７は矩形波信号の出力を停止され、
４ビツトラツチシフトレジスタ11はその駆動が停止す
る。尚カウンタ５及びカウンタ８はVDのローレベル
（L0）の期間においてリセツトされる。
よってカウントし、所定数が計数されるとＱ出力がHiと
なる。カウンタ８の出力信号（第２図（ｆ）に示す）は
インバータ９を介してアンドゲート４に供給され、該ア
ンドゲート４によるHD（ｂ）のゲートを禁止する。これ
に伴い、1/4分周器７は矩形波信号の出力を停止され、
４ビツトラツチシフトレジスタ11はその駆動が停止す
る。尚カウンタ５及びカウンタ８はVDのローレベル
（L0）の期間においてリセツトされる。
カウンタ５のＱ出力（ｃ）及びインバータ９の出力はア
ンドゲート10にて論理積がとられることになるが、この
出力（第２図（ｇ）に示す）がビデオ信号に対するデー
タの重畳期間を示すことになる。アンドゲート10の出力
はCPU12及びバツフア14に供給され、前述のデータ重畳
期間以外の期間バツフア14はハイインピーダンス状態と
される。また、データ重畳期間以外には1/4分周器７よ
り矩形波が出力されることはなく、４ビツトラツチ及び
シフトレジスタ回路11は非作動状態とされるためCPU12
のポートX1〜X4と該回路11間は実質的にハイインピーダ
ンス状態とされる。
ンドゲート10にて論理積がとられることになるが、この
出力（第２図（ｇ）に示す）がビデオ信号に対するデー
タの重畳期間を示すことになる。アンドゲート10の出力
はCPU12及びバツフア14に供給され、前述のデータ重畳
期間以外の期間バツフア14はハイインピーダンス状態と
される。また、データ重畳期間以外には1/4分周器７よ
り矩形波が出力されることはなく、４ビツトラツチ及び
シフトレジスタ回路11は非作動状態とされるためCPU12
のポートX1〜X4と該回路11間は実質的にハイインピーダ
ンス状態とされる。
これによってCPU12のポートX1〜X4及びＹはデータ重畳
期間以外においては、使用可能状態となる。本実施例に
おいてはこれを利用し、データ重畳期間以外においてポ
ートX1〜X4及びＹをカメラ部におけるオートアイリス
（AE）機能の制御用に用いる。
期間以外においては、使用可能状態となる。本実施例に
おいてはこれを利用し、データ重畳期間以外においてポ
ートX1〜X4及びＹをカメラ部におけるオートアイリス
（AE）機能の制御用に用いる。
次にこのAE機能の制御について簡単に説明する。SPC
（シリコン−フオトセル）等の受光素子によって、被写
体の明るさが検出されると、アナログ−デイジタル変換
器（A/D）20に供給され、４ビツトのデイジタル情報と
される。この時CPU12のポートＹは出力用として利用さ
れ、A/D20用のクロツクを出力している。またA/D20用の
出力データは入力用とされるポートX1〜X4を介してCPU1
2内のメモリに取込まれ、絞り，シヤツター駆動機構等
を含むAE機構21を常に制御する。
（シリコン−フオトセル）等の受光素子によって、被写
体の明るさが検出されると、アナログ−デイジタル変換
器（A/D）20に供給され、４ビツトのデイジタル情報と
される。この時CPU12のポートＹは出力用として利用さ
れ、A/D20用のクロツクを出力している。またA/D20用の
出力データは入力用とされるポートX1〜X4を介してCPU1
2内のメモリに取込まれ、絞り，シヤツター駆動機構等
を含むAE機構21を常に制御する。
第３図は第１図におけるCPU12の動作を説明するための
フローチヤートであり、図より明らかな様にアンドゲー
ト10の出力（ｇ）がHiの時にはCPU12はX1〜X4を出力
用、Ｙを入力用ポートとし、前述のデータ記録動作を行
う。また、アンドゲート10の出力（ｇ）がL0の時にはCP
U12はX1〜X4を入力用、Ｙを出力用ポートとし前述のAE
機構駆動動作を行う。
フローチヤートであり、図より明らかな様にアンドゲー
ト10の出力（ｇ）がHiの時にはCPU12はX1〜X4を出力
用、Ｙを入力用ポートとし、前述のデータ記録動作を行
う。また、アンドゲート10の出力（ｇ）がL0の時にはCP
U12はX1〜X4を入力用、Ｙを出力用ポートとし前述のAE
機構駆動動作を行う。
上述の実施例においては、データ記録の際のデータ発生
用ポートX1〜X4を用いて、AE機構駆動動作を行える様に
なった。もちろん、AE機構以外の動作をこのポートを用
いてCPUで処理する様構成することも可能である。
用ポートX1〜X4を用いて、AE機構駆動動作を行える様に
なった。もちろん、AE機構以外の動作をこのポートを用
いてCPUで処理する様構成することも可能である。
〈発明の効果〉 以上説明した様に本発明によれば、中央処理装置のポー
トの有効利用ができるデータ記録装置を得ることができ
る。
トの有効利用ができるデータ記録装置を得ることができ
る。
第１図は本発明の一実施例としての電子カメラ装置の構
成を示す図、 第２図は第１図各部の波形を示すタイミングチヤート、 第３図は第１図におけるCPUの動作を説明するためのフ
ローチヤートである。 １はビデオ信号入力端子、２は水平同期信号分離回路、
３は垂直同期信号分離回路、5,8は夫々カウンタ、7,13
は夫々分周器、11は４ビツトラツチ及びシフトレジスタ
回路、12は中央処理装置（CPU）、X1〜X4及びY,Zは夫々
CPUのポートである。
成を示す図、 第２図は第１図各部の波形を示すタイミングチヤート、 第３図は第１図におけるCPUの動作を説明するためのフ
ローチヤートである。 １はビデオ信号入力端子、２は水平同期信号分離回路、
３は垂直同期信号分離回路、5,8は夫々カウンタ、7,13
は夫々分周器、11は４ビツトラツチ及びシフトレジスタ
回路、12は中央処理装置（CPU）、X1〜X4及びY,Zは夫々
CPUのポートである。
Claims (1)
- 【請求項１】２値データをビデオ信号の所定部分に重畳
して記録する装置であって、前記ビデオ信号中の同期信
号を用いて前記ビデオ信号と前記２値データを含むデー
タ信号との重畳期間を決定する手段と、記録する２値デ
ータを発生するポートを有する中央処理装置と、前記ポ
ートが接続されるラツチ回路と、該ラツチ回路と前記ポ
ート間とを前記重畳期間以外においては実質的にハイイ
ンピーダンス状態とする手段を備えるデータ記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113910A JPH0744675B2 (ja) | 1985-05-27 | 1985-05-27 | デ−タ記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113910A JPH0744675B2 (ja) | 1985-05-27 | 1985-05-27 | デ−タ記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61273082A JPS61273082A (ja) | 1986-12-03 |
| JPH0744675B2 true JPH0744675B2 (ja) | 1995-05-15 |
Family
ID=14624245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113910A Expired - Lifetime JPH0744675B2 (ja) | 1985-05-27 | 1985-05-27 | デ−タ記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744675B2 (ja) |
-
1985
- 1985-05-27 JP JP60113910A patent/JPH0744675B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61273082A (ja) | 1986-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |