JPS61273082A - デ−タ記録装置 - Google Patents
デ−タ記録装置Info
- Publication number
- JPS61273082A JPS61273082A JP60113910A JP11391085A JPS61273082A JP S61273082 A JPS61273082 A JP S61273082A JP 60113910 A JP60113910 A JP 60113910A JP 11391085 A JP11391085 A JP 11391085A JP S61273082 A JPS61273082 A JP S61273082A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- video signal
- port
- recording
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明はデータ記録装置に関し、特に２値データをビデ
オ信号の所定部分に重畳して記録する装置に関する。
オ信号の所定部分に重畳して記録する装置に関する。
（開示のａ要〉
本明細書及び図面は２値データをビデオ信号の所定部分
に重畳して記録する装置であって、前記ビデオ信号中の
同期信号を用いて決定された重畳期間以外においては、
記録する２値データを発生する中央処理装置のポートと
、これが接続されるラッチ回路間を実質的にハイインピ
ーダンス状態とする様構成することにより、中央処理装
置の有効利用ができるデータ記録を提供する技術につい
て開示するものである。
に重畳して記録する装置であって、前記ビデオ信号中の
同期信号を用いて決定された重畳期間以外においては、
記録する２値データを発生する中央処理装置のポートと
、これが接続されるラッチ回路間を実質的にハイインピ
ーダンス状態とする様構成することにより、中央処理装
置の有効利用ができるデータ記録を提供する技術につい
て開示するものである。
（従来の技術〉
一般にビデオ信号を記録媒体上に記録する場合、相対速
度を大きくとる必要があるため、一本のトラックにこれ
を記録することは極めて困難である。従ってビデオ信号
を記録する場合には、家庭用ビデオテープレコーダ（Ｖ
ＴＲ）等で周知の様に、ｌフィール１分のビデオ信号毎
に１本のトラックを形成して記録を行っていた。
度を大きくとる必要があるため、一本のトラックにこれ
を記録することは極めて困難である。従ってビデオ信号
を記録する場合には、家庭用ビデオテープレコーダ（Ｖ
ＴＲ）等で周知の様に、ｌフィール１分のビデオ信号毎
に１本のトラックを形成して記録を行っていた。
ところで、上述の様なビデオ信号の記録装置において、
２値データをビデオ信号に重畳して記録しようという場
合、データをビデオ信号中の水平同期信号（ＨＤ）に同
期して記録することが考えられている、これは余分な同
期信号を記録する必要がなく、デ編夕の記録再生タイミ
ングを一致させる上で有利である。また、この時ｌトラ
ック、即ちｌフィールドのビデオ信号に重畳されるデー
タ数やデータを重畳する水平走査期間数（Ｈ）等は、後
にバイナリカウンタ等を用いて処理する便宜上から２の
べき乗に関連する値とされる。従って、データ信号が重
畳される期間はｌフィールドの期間と必ずしも一致しな
い、そのためデータはビデオ信号の所定部分にのみ重畳
される形で記録が行われる。
２値データをビデオ信号に重畳して記録しようという場
合、データをビデオ信号中の水平同期信号（ＨＤ）に同
期して記録することが考えられている、これは余分な同
期信号を記録する必要がなく、デ編夕の記録再生タイミ
ングを一致させる上で有利である。また、この時ｌトラ
ック、即ちｌフィールドのビデオ信号に重畳されるデー
タ数やデータを重畳する水平走査期間数（Ｈ）等は、後
にバイナリカウンタ等を用いて処理する便宜上から２の
べき乗に関連する値とされる。従って、データ信号が重
畳される期間はｌフィールドの期間と必ずしも一致しな
い、そのためデータはビデオ信号の所定部分にのみ重畳
される形で記録が行われる。
〈発明が解決しようとする問題点）
ところで、上述の如きデータ記録装置において、記録デ
ータの発生をマイコン等の中央処理装置（ＣＰＵ）を介
して行う場合、ＣＰＵはこの記録データの発生用のポー
トはこのためのみに独占されて使用されているのが実状
であった。
ータの発生をマイコン等の中央処理装置（ＣＰＵ）を介
して行う場合、ＣＰＵはこの記録データの発生用のポー
トはこのためのみに独占されて使用されているのが実状
であった。
本発明は上述の如き背景に鑑みてなされ、中央処理装置
のポートの有効利用ができる新規なデータ記録装置を提
供することを目的としている。
のポートの有効利用ができる新規なデータ記録装置を提
供することを目的としている。
（問題点ギ解決するための手段）
上述の目的下において、本発明では２値データをビデオ
信号の所定部分に重畳して記録する装置において、前記
ビデオ信号中の同期信号を用いて決定された重畳期間以
外においては、記録する２値データを発生する中央処理
装置のポートと、これが接続されるラッチ回路間を実施
的にハイインピーダンス状態とする様に構成している。
信号の所定部分に重畳して記録する装置において、前記
ビデオ信号中の同期信号を用いて決定された重畳期間以
外においては、記録する２値データを発生する中央処理
装置のポートと、これが接続されるラッチ回路間を実施
的にハイインピーダンス状態とする様に構成している。
（作 用〉
上述の如く構成することによって、前記重畳期間以外の
期間においては、中央処理装置の記録データ発生用ポー
トを、他の機構等と接続することが可能となり、この機
構が中央処理装置で制御できる様になった。これに伴い
、中央処理装置の有効利用ができるデータ記録装置を得
るものである。
期間においては、中央処理装置の記録データ発生用ポー
トを、他の機構等と接続することが可能となり、この機
構が中央処理装置で制御できる様になった。これに伴い
、中央処理装置の有効利用ができるデータ記録装置を得
るものである。
（実施例）
以下、本発明を、光学系より得た可視像を円状トラック
に１フイ一ルド分のビデオ信号として記−録媒体上に記
録する電子カメラ装置に適用した場合の実施例を用いて
詳細に説明する。
に１フイ一ルド分のビデオ信号として記−録媒体上に記
録する電子カメラ装置に適用した場合の実施例を用いて
詳細に説明する。
第１図は本発明の一実施例としての電子カメラ装置の構
成を示す図である０図中１は光学系を介して得たビデオ
信号が入力される端子、２は入力されたビデオ信号中の
水平同期信号（ＨＤ）を分離する回路、３は同じく垂直
同期信号（ＶＯ）を分離する回路、４はアンドゲート、
５はカウンタ、６はアンドゲート、７はｌ／４分周器、
８はカウンタ、９はインバータ、１０はアンドゲート、
１１は４ビツトラツチ及びシフトレジスタ、１２はＣＰ
Ｕ、１３はｌ／４分周器、１４はバッファ、１５はＤ
Ｐ Ｓ Ｋ （Ｄｉｆｆｅｒｅｎｃｉａｌ Ｐｈａｓｅ
Ｓｈｉｆｌ； Ｋｅｙｉｎｇ）変調回路、１６はビデオ
信号処理回路、１７は加算回路、１８は記録部である。
成を示す図である０図中１は光学系を介して得たビデオ
信号が入力される端子、２は入力されたビデオ信号中の
水平同期信号（ＨＤ）を分離する回路、３は同じく垂直
同期信号（ＶＯ）を分離する回路、４はアンドゲート、
５はカウンタ、６はアンドゲート、７はｌ／４分周器、
８はカウンタ、９はインバータ、１０はアンドゲート、
１１は４ビツトラツチ及びシフトレジスタ、１２はＣＰ
Ｕ、１３はｌ／４分周器、１４はバッファ、１５はＤ
Ｐ Ｓ Ｋ （Ｄｉｆｆｅｒｅｎｃｉａｌ Ｐｈａｓｅ
Ｓｈｉｆｌ； Ｋｅｙｉｎｇ）変調回路、１６はビデオ
信号処理回路、１７は加算回路、１８は記録部である。
第２図は第１図番部の波形を示すタイミングチャートで
あり、以下第２図を用いて第１図番部の動作について説
明する。
あり、以下第２図を用いて第１図番部の動作について説
明する。
光学系を介して撮像された可視像は不図示の回路でビデ
オ信号とされ、端子１より入力されている。入力された
ビデオ信号はＨＤ分離回路２及び、ＶＤ分離回路３に供
給されＨＤ（第２図（ｂ）に示す）及びＶＤ（第２図（
ａ）に示す）が夫々分離される０分離されたＨＤは各フ
ィールドの始まりの部分においてはアンドゲート４を介
してカウンタ５に供給され、その立下りがカウントされ
る。カウンタ５は予め設定された数までカウントアツプ
するとＱ出力としてハイレベル（Ｈｉ）を出力する。こ
のカウンタ５のＱ出力（第２図（Ｃ）に示す）はアンド
ゲート６に供給され、アンドゲート４を介したＨＤをゲ
ートする。
オ信号とされ、端子１より入力されている。入力された
ビデオ信号はＨＤ分離回路２及び、ＶＤ分離回路３に供
給されＨＤ（第２図（ｂ）に示す）及びＶＤ（第２図（
ａ）に示す）が夫々分離される０分離されたＨＤは各フ
ィールドの始まりの部分においてはアンドゲート４を介
してカウンタ５に供給され、その立下りがカウントされ
る。カウンタ５は予め設定された数までカウントアツプ
するとＱ出力としてハイレベル（Ｈｉ）を出力する。こ
のカウンタ５のＱ出力（第２図（Ｃ）に示す）はアンド
ゲート６に供給され、アンドゲート４を介したＨＤをゲ
ートする。
アンドゲート６でゲートされたＨＤ（第２図（ｄ）に示
す）は１／４分周器７に入力され、４Ｈ周期の矩形波信
号（第２図（ｅ）に示す）となる、この矩形波信号（ｅ
）によってパラレルイン−シリアルアウトの４ビツトラ
ツチ及びシフトレジスタ１１が駆動され、ＣＰＵ１２の
各ポー）Ｘ、＝ｘ４を介して入力された記録データがＤ
ＰＳＫ変調回路１５に供給される。ＤＰＳＫ変調回路１
５より出力されたデータ信号は加算器ｌ７に供給され、
ビデオ信号処理回路１６を介することにより記録に適し
た信号形態となったビデオ信号と周波数多重される。加
算器１７より出力される周波数多重信号は磁気ヘッド等
の記録手段を含む記録部１８に供給され、記録媒体上に
記録されてゆくことになる。
す）は１／４分周器７に入力され、４Ｈ周期の矩形波信
号（第２図（ｅ）に示す）となる、この矩形波信号（ｅ
）によってパラレルイン−シリアルアウトの４ビツトラ
ツチ及びシフトレジスタ１１が駆動され、ＣＰＵ１２の
各ポー）Ｘ、＝ｘ４を介して入力された記録データがＤ
ＰＳＫ変調回路１５に供給される。ＤＰＳＫ変調回路１
５より出力されたデータ信号は加算器ｌ７に供給され、
ビデオ信号処理回路１６を介することにより記録に適し
た信号形態となったビデオ信号と周波数多重される。加
算器１７より出力される周波数多重信号は磁気ヘッド等
の記録手段を含む記録部１８に供給され、記録媒体上に
記録されてゆくことになる。
１３はｌ／４分周器７の出力（ｅ）を更に１７４分周す
るｌ／４分周器であり、該分周器１３の出力はバッファ
１４を介してＣＰＵ１２のポートＹに供給される。この
信号はＣＰＵ１２によって新たな４ビツトの記録データ
がボー）ＸＳ〜Ｘ。
るｌ／４分周器であり、該分周器１３の出力はバッファ
１４を介してＣＰＵ１２のポートＹに供給される。この
信号はＣＰＵ１２によって新たな４ビツトの記録データ
がボー）ＸＳ〜Ｘ。
に供給される様命令を行う、つまり、シフトレジスタ１
１がデータを４ビツト、シリアルに排出した後、新たな
４ビツトの記録データが４ビツトラッチ回路にパラレル
に供給される様にしている。
１がデータを４ビツト、シリアルに排出した後、新たな
４ビツトの記録データが４ビツトラッチ回路にパラレル
に供給される様にしている。
一方、前述の１．／４４分周器の出力（ｅ）はカウンタ
８によってカウントし、所定数が計数されるとＱ出力が
Ｈｉとなる。カウンタ８の出力信号（第２図（ｆ）に示
す）はインバータ９を介してアンドゲート４に供給され
、該アンドゲート４によるＨＤ （ｂ）のゲートを禁止
する。これに伴い、１／４分周器７は矩形波信号の出力
を停止され、４ビツトラツチシフトレジスタ１１はその
駆動が停止する。尚カウンタ５及びカウンタ８はＶＤの
ローレベル（Ｌｏ）の期間においてリセットされる。
８によってカウントし、所定数が計数されるとＱ出力が
Ｈｉとなる。カウンタ８の出力信号（第２図（ｆ）に示
す）はインバータ９を介してアンドゲート４に供給され
、該アンドゲート４によるＨＤ （ｂ）のゲートを禁止
する。これに伴い、１／４分周器７は矩形波信号の出力
を停止され、４ビツトラツチシフトレジスタ１１はその
駆動が停止する。尚カウンタ５及びカウンタ８はＶＤの
ローレベル（Ｌｏ）の期間においてリセットされる。
カウンタ５のＱ出力（Ｃ）及びインバータ９の出力はア
ンドゲートｌＯにて論理積がとられることになるが、こ
の出力（第２図（ｇ）に示す）がビデオ信号に対するデ
ータの重畳期間を示すことになる。アントゲ−）１０の
出力はＣＰＵ１２及びバッファ１４に供給され、前述の
データ重畳期間以外の期間バッファ１４はハイインピー
ダンス状態とされる。また、データ重畳期間以外には１
／４分周器７より矩形波が出力されることはなく、４ビ
ツトラツチ及びシフトレジスタ回路１１は非作動状態と
されるためＣＰＵ１２のポートＸ１−Ｘ４と該回路１１
間は実質的にハイインピーダンス状態とされる。
ンドゲートｌＯにて論理積がとられることになるが、こ
の出力（第２図（ｇ）に示す）がビデオ信号に対するデ
ータの重畳期間を示すことになる。アントゲ−）１０の
出力はＣＰＵ１２及びバッファ１４に供給され、前述の
データ重畳期間以外の期間バッファ１４はハイインピー
ダンス状態とされる。また、データ重畳期間以外には１
／４分周器７より矩形波が出力されることはなく、４ビ
ツトラツチ及びシフトレジスタ回路１１は非作動状態と
されるためＣＰＵ１２のポートＸ１−Ｘ４と該回路１１
間は実質的にハイインピーダンス状態とされる。
これによってＣＰＵ１２のポートｘ！〜ｘ４及びＹはデ
ータ重畳期間以外においては、使用可能状態となる１本
実施例においてはこれを利用し、データ重畳期間以外に
おいてボー）Ｘｌ＃Ｘ、及びＹをカメラ部におけるオー
トアイリス（ＡＥ）機能の制御用に用いる。
ータ重畳期間以外においては、使用可能状態となる１本
実施例においてはこれを利用し、データ重畳期間以外に
おいてボー）Ｘｌ＃Ｘ、及びＹをカメラ部におけるオー
トアイリス（ＡＥ）機能の制御用に用いる。
次にこのＡＥ機能の制御について簡単に説明する。５Ｐ
Ｃ（シリコン−フォトセル）等の受光素子によって、被
写体の明るさが検出されると、アナログ−ディジタル変
換器（Ａ／Ｄ）２０に供給され、４ビツトのディジタル
情報とされる。
Ｃ（シリコン−フォトセル）等の受光素子によって、被
写体の明るさが検出されると、アナログ−ディジタル変
換器（Ａ／Ｄ）２０に供給され、４ビツトのディジタル
情報とされる。
この時ＣＰＵ１２のボー）Ｙは出力用として利用され、
Ａ／Ｄ ２０用のクロックを出力している。
Ａ／Ｄ ２０用のクロックを出力している。
またＡ／Ｄ ２０用の出力データは入力用とされるポー
トｘ１〜ｘ４を介してＣＰＵ１２内のメモリに取込まれ
、絞り、シャッター駆動機構等を含むＡＥ機構２１を常
に制御する。
トｘ１〜ｘ４を介してＣＰＵ１２内のメモリに取込まれ
、絞り、シャッター駆動機構等を含むＡＥ機構２１を常
に制御する。
第３図は第１図におけるＣ Ｐ Ｕ、１２の動作を説明
するためのフローチャートであり、図より明らかな様に
アントゲ−）１０の出力（ｇ）がＨｉの時にはＣＰＵ１
２はｘ１〜ｘ４を出力用、Ｙを入力用ポートとし、前述
のデータ記録動作を行う。
するためのフローチャートであり、図より明らかな様に
アントゲ−）１０の出力（ｇ）がＨｉの時にはＣＰＵ１
２はｘ１〜ｘ４を出力用、Ｙを入力用ポートとし、前述
のデータ記録動作を行う。
また、アンドゲートｌＯの出力（ｇ）がＬＯの時にはＣ
ＰＵ１２はｘ１〜ｘ４を入力用、Ｙを出力用ボートとし
前述のＡＥ機構駆動動作を行う。
ＰＵ１２はｘ１〜ｘ４を入力用、Ｙを出力用ボートとし
前述のＡＥ機構駆動動作を行う。
上述の実施例においては、データ記録の際のデータ発生
用ボー）Ｘ＋”Ｘａを用いて、ＡＥａ構駆動駆動動作え
る様になった。もちろん、ＡＥ機構以外の動作をこのポ
ートを用いてＣＰＵで処理する様構成することも可能で
ある。
用ボー）Ｘ＋”Ｘａを用いて、ＡＥａ構駆動駆動動作え
る様になった。もちろん、ＡＥ機構以外の動作をこのポ
ートを用いてＣＰＵで処理する様構成することも可能で
ある。
（発明の効果〉
以上説明した様に本発明によれば、中央処理装置のポー
トの有効利用ができるデータ記録装置を得ることができ
る。
トの有効利用ができるデータ記録装置を得ることができ
る。
第１図は本発明の一実施例としての電子カメラ装置の構
成を示す図、 第２図は第１図番部の波形を示すタイミングチャート、 第３図は第１図におけるＣＰＵの動作を説明するための
フローチャートである。 １はビデオ信号入力端子、２は水平同期信号分離回路、
３は垂直同期信号分離回路、５．８は夫々カウンタ、７
，１３は夫々分周器、１１は４ビツトラツチ及びシフト
レジスタ回路、１２は中央処理装置（ＣＰ Ｕ ） 、
Ｘ ｌ” Ｘａ及びＹ、Ｚは夫々ＣＰＵのポートであ
る。 第３図
成を示す図、 第２図は第１図番部の波形を示すタイミングチャート、 第３図は第１図におけるＣＰＵの動作を説明するための
フローチャートである。 １はビデオ信号入力端子、２は水平同期信号分離回路、
３は垂直同期信号分離回路、５．８は夫々カウンタ、７
，１３は夫々分周器、１１は４ビツトラツチ及びシフト
レジスタ回路、１２は中央処理装置（ＣＰ Ｕ ） 、
Ｘ ｌ” Ｘａ及びＹ、Ｚは夫々ＣＰＵのポートであ
る。 第３図
Claims (1)
- ２値データをビデオ信号の所定部分に重畳して記録する
装置であって、前記ビデオ信号中の同期信号を用いて前
記ビデオ信号と前記２値データを含むデータ信号との重
畳期間を決定する手段と、記録する２値データを発生す
るポートを有する中央処理装置と、前記ポートが接続さ
れるラッチ回路と、該ラッチ回路と前記ポート間とを前
記重畳期間以外においては実質的にハイインピーダンス
状態とする手段を備えるデータ記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113910A JPH0744675B2 (ja) | 1985-05-27 | 1985-05-27 | デ−タ記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113910A JPH0744675B2 (ja) | 1985-05-27 | 1985-05-27 | デ−タ記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61273082A true JPS61273082A (ja) | 1986-12-03 |
| JPH0744675B2 JPH0744675B2 (ja) | 1995-05-15 |
Family
ID=14624245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113910A Expired - Lifetime JPH0744675B2 (ja) | 1985-05-27 | 1985-05-27 | デ−タ記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744675B2 (ja) |
-
1985
- 1985-05-27 JP JP60113910A patent/JPH0744675B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744675B2 (ja) | 1995-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |