JPH0744680B2 - 時間軸誤差補正装置 - Google Patents
時間軸誤差補正装置Info
- Publication number
- JPH0744680B2 JPH0744680B2 JP61005402A JP540286A JPH0744680B2 JP H0744680 B2 JPH0744680 B2 JP H0744680B2 JP 61005402 A JP61005402 A JP 61005402A JP 540286 A JP540286 A JP 540286A JP H0744680 B2 JPH0744680 B2 JP H0744680B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- speed error
- phase
- horizontal scanning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、再生映像信号に含まれる時間軸変動に高速．
高性能に追従するクロック信号を得て再生映像信号の時
間軸変動を除去し、高品質な映像信号を得る時間軸誤差
補正装置に関するものである。
高性能に追従するクロック信号を得て再生映像信号の時
間軸変動を除去し、高品質な映像信号を得る時間軸誤差
補正装置に関するものである。
従来の技術 従来VTR等の再生映像信号の時間軸誤差成分を除去する
ためには、VCO,AFC回路等から得られる再生映像信号の
時間軸誤差に位相同期したクロック信号によって再生映
像信号をA/D変換して記憶装置に書き込み、前記VCO,AFC
回路等のアナログ量の誤差電圧を速度誤差電圧とし、こ
の速度誤差電圧に従がって基準クロック信号をアナログ
的に位相変調して得られる変調クロック信号で前記記憶
装置から読み出してD/A変換する時間軸誤差補正装置が
提案されている。
ためには、VCO,AFC回路等から得られる再生映像信号の
時間軸誤差に位相同期したクロック信号によって再生映
像信号をA/D変換して記憶装置に書き込み、前記VCO,AFC
回路等のアナログ量の誤差電圧を速度誤差電圧とし、こ
の速度誤差電圧に従がって基準クロック信号をアナログ
的に位相変調して得られる変調クロック信号で前記記憶
装置から読み出してD/A変換する時間軸誤差補正装置が
提案されている。
発明が解決しようとする問題点 しかしながら上記の構成では、速度誤差をアナログ位相
比較器を用いて電圧レベルあるいはパルス幅として検出
し、この速度誤差をアナログ位相変調器の変調電圧に変
換してクロック信号を位相変調しているため、コンデン
サーのリーク，部品のばらつきや温度特性，ノイズ等の
影響により精度良く安定な速度誤差の検出及び位相変調
ができない問題がある。また精度良い前記検出及び変調
を行なうためには複雑な調整が必要であり量産化をする
上で大きな問題となる。
比較器を用いて電圧レベルあるいはパルス幅として検出
し、この速度誤差をアナログ位相変調器の変調電圧に変
換してクロック信号を位相変調しているため、コンデン
サーのリーク，部品のばらつきや温度特性，ノイズ等の
影響により精度良く安定な速度誤差の検出及び位相変調
ができない問題がある。また精度良い前記検出及び変調
を行なうためには複雑な調整が必要であり量産化をする
上で大きな問題となる。
更に、速度誤差電圧をアナログ量として検出するので、
記憶，または複雑な変換処理をするためには、アナログ
信号処理では精度．安定性に問題があり、ディジタル信
号処理するためにはA/D変換器等のディジタル変換器が
必要となる。また、A/D変換は速度誤差を含んだクロッ
ク信号を用いて行なわれ、その速度誤差補正は記憶装置
から読みだしてD/A変換することにより完了するので、A
/D変換されたサンプル値そのものに速度誤差に起因する
時間軸変動成分が含まれており、それ以後にディジタル
信号処理によるフィルタリングや画像加工する上で大き
な問題となる。
記憶，または複雑な変換処理をするためには、アナログ
信号処理では精度．安定性に問題があり、ディジタル信
号処理するためにはA/D変換器等のディジタル変換器が
必要となる。また、A/D変換は速度誤差を含んだクロッ
ク信号を用いて行なわれ、その速度誤差補正は記憶装置
から読みだしてD/A変換することにより完了するので、A
/D変換されたサンプル値そのものに速度誤差に起因する
時間軸変動成分が含まれており、それ以後にディジタル
信号処理によるフィルタリングや画像加工する上で大き
な問題となる。
本発明はかかる点に鑑み、高精度にしかも安定度の高い
時間軸誤差補正を行ないディジタル信号処理で補正する
ことにより調整も不要な時間軸誤差補正装置を提供する
ものである。
時間軸誤差補正を行ないディジタル信号処理で補正する
ことにより調整も不要な時間軸誤差補正装置を提供する
ものである。
問題点を解決するための手段 本発明は、基準クロック信号とその1/Nクロック（Ｎ＝2
n n＝1,2,…）づつ遅延させた遅延クロック信号とを用
いて検出した再生映像信号の１水平走査期間の検出時間
長と前記基準クロック信号を計数した１水平走査基準時
間長との差を２進符号で速度誤差信号として得た記憶装
置Ｉに書き込み、現時刻の速度誤差信号とその前数水平
走査期間の速度誤差信号から多項式近似により次の水平
走査期間の速度誤差を予測して速度誤差補正信号を得、
前記基準クロック信号を前記再生映像信号の１水平走査
ごとの基準位置に位相シフトして位相同期させこの位相
同期クロック信号を前記速度誤差補正信号に従がって位
相シフトした位相補正クロック信号で前記再生映像信号
をA/D変換し、記憶装置IIに書き込み、所定の安定した
クロック信号で前記記憶装置IIから読み出しD/A変換し
て再生映像信号の時間軸変動を除去する時間軸誤差補正
装置である。
n n＝1,2,…）づつ遅延させた遅延クロック信号とを用
いて検出した再生映像信号の１水平走査期間の検出時間
長と前記基準クロック信号を計数した１水平走査基準時
間長との差を２進符号で速度誤差信号として得た記憶装
置Ｉに書き込み、現時刻の速度誤差信号とその前数水平
走査期間の速度誤差信号から多項式近似により次の水平
走査期間の速度誤差を予測して速度誤差補正信号を得、
前記基準クロック信号を前記再生映像信号の１水平走査
ごとの基準位置に位相シフトして位相同期させこの位相
同期クロック信号を前記速度誤差補正信号に従がって位
相シフトした位相補正クロック信号で前記再生映像信号
をA/D変換し、記憶装置IIに書き込み、所定の安定した
クロック信号で前記記憶装置IIから読み出しD/A変換し
て再生映像信号の時間軸変動を除去する時間軸誤差補正
装置である。
作 用 本発明は、上記した構成により再生映像信号をA/D変換
するクロック信号を前記再生映像信号の１水平走査ごと
の基準位置に基準クロック信号の位相を同期させること
により時間軸変動の低域周波数成分に同期させ、前記再
生映像信号の速度誤差をディジタル的に前記基準クロッ
ク信号の1/Nクロックの精度で検出し、次の水平走査期
間の速度誤差を予測して速度誤差補正することによって
時間軸変動の高周波数成分に同期させることにより、A/
D変換されたサンプル値に時間軸誤差を残さない高精度
で安定度の高い時間軸誤差の除去を行なうことができ
る。
するクロック信号を前記再生映像信号の１水平走査ごと
の基準位置に基準クロック信号の位相を同期させること
により時間軸変動の低域周波数成分に同期させ、前記再
生映像信号の速度誤差をディジタル的に前記基準クロッ
ク信号の1/Nクロックの精度で検出し、次の水平走査期
間の速度誤差を予測して速度誤差補正することによって
時間軸変動の高周波数成分に同期させることにより、A/
D変換されたサンプル値に時間軸誤差を残さない高精度
で安定度の高い時間軸誤差の除去を行なうことができ
る。
実施例 以下、本発明の実施例について説明する。第１図は本実
施例の時間軸誤差補正装置のブロック図、第２図は第１
の位相シフト器５の動作波形図、第３図は再生映像信号
の時間軸誤差の波形図、第４図は時間軸誤差を速度誤差
の３次多項式近似によって予測して速度誤差補正信号を
得る波形図、第５図は速度誤差補正信号検出器７、及び
第２の位相シフト器８のブロック図、第６図は第５図の
動作を説明する波形図である。
施例の時間軸誤差補正装置のブロック図、第２図は第１
の位相シフト器５の動作波形図、第３図は再生映像信号
の時間軸誤差の波形図、第４図は時間軸誤差を速度誤差
の３次多項式近似によって予測して速度誤差補正信号を
得る波形図、第５図は速度誤差補正信号検出器７、及び
第２の位相シフト器８のブロック図、第６図は第５図の
動作を説明する波形図である。
本実施例においては、基準クロック信号とその1/8クロ
ックづつの遅延クロック信号を用い、速度誤差補正は３
次多項式近似する場合を例にとって説明する。
ックづつの遅延クロック信号を用い、速度誤差補正は３
次多項式近似する場合を例にとって説明する。
再生映像信号は入力端子１からA/D変換器３、及びバー
スト信号検出器４に入力する。バースト信号検出器４か
ら出力する検出バースト信号は第１の位相シフト器５に
入力し、例えば第１波の立ち上がりが検出される。第２
図Ａはこの第１のバースト信号である。第１の位相シフ
ト器５では、この第１のバースト信号Ａと基準クロック
信号Ｂ及び1/8クロックづつ遅延した遅延クロック信号
C,D,E,F,G,H,Iとの位相を比較して最も近いクロック信
号を1H（H:水平走査期間）ごとに選択し位相同期クロッ
ク信号Ｊを出力する。前記基準クロック信号Ｂは入力端
子２から入力する基準Ｈに位相同期して基準クロック信
号発生器９で発生したものである。速度誤差検出器６で
は、前記検出バースト信号の1H時間長を、前記基準クロ
ック信号及び1/8クロックづつ遅延させた７個の遅延ク
ロック信号とを用いて検出し、前記基準クロック信号を
計数した1H時間長との差を速度誤差信号△Viとして出力
する。第３図の△Viがこの速度誤差信号であり、例えば
６ビットの２進符号で与えられる。この場合、速度誤差
範囲±４クロックであり６ビットのうち上位から符号ビ
ットが１ビット、クロック単位の速度誤差が２ビット、
クロック内の速度誤差が３ビットである。
スト信号検出器４に入力する。バースト信号検出器４か
ら出力する検出バースト信号は第１の位相シフト器５に
入力し、例えば第１波の立ち上がりが検出される。第２
図Ａはこの第１のバースト信号である。第１の位相シフ
ト器５では、この第１のバースト信号Ａと基準クロック
信号Ｂ及び1/8クロックづつ遅延した遅延クロック信号
C,D,E,F,G,H,Iとの位相を比較して最も近いクロック信
号を1H（H:水平走査期間）ごとに選択し位相同期クロッ
ク信号Ｊを出力する。前記基準クロック信号Ｂは入力端
子２から入力する基準Ｈに位相同期して基準クロック信
号発生器９で発生したものである。速度誤差検出器６で
は、前記検出バースト信号の1H時間長を、前記基準クロ
ック信号及び1/8クロックづつ遅延させた７個の遅延ク
ロック信号とを用いて検出し、前記基準クロック信号を
計数した1H時間長との差を速度誤差信号△Viとして出力
する。第３図の△Viがこの速度誤差信号であり、例えば
６ビットの２進符号で与えられる。この場合、速度誤差
範囲±４クロックであり６ビットのうち上位から符号ビ
ットが１ビット、クロック単位の速度誤差が２ビット、
クロック内の速度誤差が３ビットである。
速度誤差補正信号発生器７では、前記速度誤差信号△Vi
を随時記憶装置に書き込み、現時刻の△Vnとそれ以前の
△Vn-1,△Vn-2とから３次多項式近似して次の速度誤差
△Ｖ′n+1を予測し速度誤差補正信号Yn+1（ｔ）を出力
する。第４図はその動作を説明する波形図である。
を随時記憶装置に書き込み、現時刻の△Vnとそれ以前の
△Vn-1,△Vn-2とから３次多項式近似して次の速度誤差
△Ｖ′n+1を予測し速度誤差補正信号Yn+1（ｔ）を出力
する。第４図はその動作を説明する波形図である。
速度誤差補正信号Ｙ（ｔ）は次式で近似される。
Ｙ（ｔ）＝at＋bt2＋ct3 ここで現時刻の水平走査期間をｎとし、Yn+1（ｔ）を次
の水平走査期間内の速度誤差補正信号とし、 （TCK:1H内のカウント数,1HCK:1Hのカウント数０≦ｔ≦
１）とすると、 Yn+1（ｔ）＝at＋bt2＋ct3＝∫（ａ＋2bt＋3ct2）dt ＝∫（Xn+1（ｔ）dt Yn+1（０）＝0,Yn+1（１）＝△Ｖ′n+1 Xn+1（ｔ）：速度誤差微分信号，△Ｖ′n+1:予測速度誤
差信号 で与えられる。
の水平走査期間内の速度誤差補正信号とし、 （TCK:1H内のカウント数,1HCK:1Hのカウント数０≦ｔ≦
１）とすると、 Yn+1（ｔ）＝at＋bt2＋ct3＝∫（ａ＋2bt＋3ct2）dt ＝∫（Xn+1（ｔ）dt Yn+1（０）＝0,Yn+1（１）＝△Ｖ′n+1 Xn+1（ｔ）：速度誤差微分信号，△Ｖ′n+1:予測速度誤
差信号 で与えられる。
第２の位相シフト器８は、この速度誤差補正信号Y
n+1（ｔ）に従がって前記位相同期クロック信号と1/8ク
ロックづつの遅延クロック信号からクロック信号を選択
して位相補正クロック信号を得る。この位相補正クロッ
ク信号によりA/D変換器３で前記再生映像信号をA/D変換
し記憶装置10の書き込みを制御する。前記記憶装置10の
読み出し、及びD/A変換器11は前記基準クロック信号で
制御し、出力端子12に時間軸誤差成分の除去された再生
映像信号が出力する。
n+1（ｔ）に従がって前記位相同期クロック信号と1/8ク
ロックづつの遅延クロック信号からクロック信号を選択
して位相補正クロック信号を得る。この位相補正クロッ
ク信号によりA/D変換器３で前記再生映像信号をA/D変換
し記憶装置10の書き込みを制御する。前記記憶装置10の
読み出し、及びD/A変換器11は前記基準クロック信号で
制御し、出力端子12に時間軸誤差成分の除去された再生
映像信号が出力する。
次に、第５図、及び第６図を用いて上記速度誤差補正を
説明する。
説明する。
入力端子13には再生映像信号の再生Ｈ信号が、入力端子
14には速度誤差信号△Viが、入力端子15には位相同期ク
ロック信号が入力する。記憶装置16は６ビットのシフト
レジスタであり速度誤差信号を順次シフトして現時刻ｎ
に対して△Vn,△Vn-1,△Vn-2を演算器17に出力する。演
算器17は上記３次多項式近似に基づいて係数abcを計算
し各時刻Ｔにおける前記速度誤差微分信号Xn+1（ｔ）を
出力する。このXn+1（ｔ）（第６図Ｌ）は、1Hの所定の
位置のパルスとその符号ビット信号からなり、たとえば
△Ｖ′n+1＝000101の時1H期間内に位相補正すべき数、
すなわち５個のパルスを発生させる。up/dounカウンタ1
8は前記再生Ｈ信号でクイアされたのち前記速度差微分
信号Xn+1（ｔ）をクロックとし前記符号ビット信号でup
/dounを制御してカウントし、速度誤差補正信号Y
n+1（ｔ）（第６図M,N,O）を出力する。このカウントup
またはdounは前記Yn+1（ｔ）＝∫Xn+1（ｔ）dtの積分に
相当している。選択器20では前記位相同期クロック信号
（CK2）と遅延クロック信号（CK2〜CK8）とから前記速
度誤差補正信号Yn+1（ｔ）に従がってクロック信号をCK
1,CK2,…へと順次切り換えて位相補正クロック信号とし
て出力端子29へ出力する。Ｄ−FF19は遅延器21で遅延し
た位相補正クロック信号により上記クロック切換えタイ
ミングを制御している。
14には速度誤差信号△Viが、入力端子15には位相同期ク
ロック信号が入力する。記憶装置16は６ビットのシフト
レジスタであり速度誤差信号を順次シフトして現時刻ｎ
に対して△Vn,△Vn-1,△Vn-2を演算器17に出力する。演
算器17は上記３次多項式近似に基づいて係数abcを計算
し各時刻Ｔにおける前記速度誤差微分信号Xn+1（ｔ）を
出力する。このXn+1（ｔ）（第６図Ｌ）は、1Hの所定の
位置のパルスとその符号ビット信号からなり、たとえば
△Ｖ′n+1＝000101の時1H期間内に位相補正すべき数、
すなわち５個のパルスを発生させる。up/dounカウンタ1
8は前記再生Ｈ信号でクイアされたのち前記速度差微分
信号Xn+1（ｔ）をクロックとし前記符号ビット信号でup
/dounを制御してカウントし、速度誤差補正信号Y
n+1（ｔ）（第６図M,N,O）を出力する。このカウントup
またはdounは前記Yn+1（ｔ）＝∫Xn+1（ｔ）dtの積分に
相当している。選択器20では前記位相同期クロック信号
（CK2）と遅延クロック信号（CK2〜CK8）とから前記速
度誤差補正信号Yn+1（ｔ）に従がってクロック信号をCK
1,CK2,…へと順次切り換えて位相補正クロック信号とし
て出力端子29へ出力する。Ｄ−FF19は遅延器21で遅延し
た位相補正クロック信号により上記クロック切換えタイ
ミングを制御している。
以上の様に本実施例によれば、基準クロック信号を再生
映像信号のバースト信号に位相同期させて位相同期クロ
ック信号を得、再生映像信号の速度誤差を基準クロック
信号を用いてその1/8クロックの精度で直接検出し、こ
の速度誤差信号から３次多項式近似により次の水平走査
期間内の速度誤差を予測して速度誤差補正信号を得、前
記位相同期クロック信号の位相を順次シフトして得る位
相補正クロック信号で前記再生映像信号をA/D変換し記
憶装置に書き込み、基準クロック信号で読み出しD/A変
換を行なうことにより、高速追従、高精度で安定度の高
い時間軸変動の除去を行なうことができる。また、位相
同期クロック信号及び補正クロック信号は完全なディジ
タル信号処理で得ることができるため、VCO及びアナロ
グ位相変調器を必要とせず回路の調整も不要で、部品の
ばらつきや信号処理系のノイズによる特性の劣化も少な
い。
映像信号のバースト信号に位相同期させて位相同期クロ
ック信号を得、再生映像信号の速度誤差を基準クロック
信号を用いてその1/8クロックの精度で直接検出し、こ
の速度誤差信号から３次多項式近似により次の水平走査
期間内の速度誤差を予測して速度誤差補正信号を得、前
記位相同期クロック信号の位相を順次シフトして得る位
相補正クロック信号で前記再生映像信号をA/D変換し記
憶装置に書き込み、基準クロック信号で読み出しD/A変
換を行なうことにより、高速追従、高精度で安定度の高
い時間軸変動の除去を行なうことができる。また、位相
同期クロック信号及び補正クロック信号は完全なディジ
タル信号処理で得ることができるため、VCO及びアナロ
グ位相変調器を必要とせず回路の調整も不要で、部品の
ばらつきや信号処理系のノイズによる特性の劣化も少な
い。
更にA/D変換された再生映像信号はそのサンプル値にお
いて既に時間軸変動が除去されているので、以後信号処
理する上で非常に都合が良い。
いて既に時間軸変動が除去されているので、以後信号処
理する上で非常に都合が良い。
なお、本実施例では、基準クロック信号とその1/8クロ
ックづつの遅延クロック信号を用いて位相同期クロック
信号の発生，速度誤差の検出、及び位相補正クロック信
号の発生を行なっているが、例えば基準クロック信号の
み逓倍クロック信号とその1/2クロックの遅延クロック
信号を用いて上記処理を行なっても同様な効果を得るこ
とができ、この場合、多くの遅延器を必要とせず、遅延
のばらつきやクロックのデューティの変化による精度の
劣化も少ない。
ックづつの遅延クロック信号を用いて位相同期クロック
信号の発生，速度誤差の検出、及び位相補正クロック信
号の発生を行なっているが、例えば基準クロック信号の
み逓倍クロック信号とその1/2クロックの遅延クロック
信号を用いて上記処理を行なっても同様な効果を得るこ
とができ、この場合、多くの遅延器を必要とせず、遅延
のばらつきやクロックのデューティの変化による精度の
劣化も少ない。
発明の効果 以上説明した様に、本発明によれば再生映像信号の時間
軸誤差を基準クロック信号の1/Nクロックの精度で検出
し、この時間軸誤差の低域周波数成分のみならず高域周
波数成分までにも位相同期したクロック信号を得ること
がきるため、再生映像信号の時間軸誤差成分を精度良く
安定に除去することができる。また、全系ディジタル信
号処理であるので回路の調整等も不要である。
軸誤差を基準クロック信号の1/Nクロックの精度で検出
し、この時間軸誤差の低域周波数成分のみならず高域周
波数成分までにも位相同期したクロック信号を得ること
がきるため、再生映像信号の時間軸誤差成分を精度良く
安定に除去することができる。また、全系ディジタル信
号処理であるので回路の調整等も不要である。
第１図は本発明の実施例の時間軸誤差補正装置のブロッ
ク図、第２図は同実施例の第１の位相シフト器の動作波
形図、第３図は同実施例の再生映像信号の時間軸誤差の
波形図、第４図は同実施例の速度誤差補正信号を得る波
形図、第５図は同実施例の速度誤差補正信号発生器、及
び第２の位相シフト器のブロック図、第６図は第５図の
動作を説明する波形図である。 ３……A/D変換器、４……バースト信号検出器、５……
第１の位相シフト器、６……速度誤差検出器、７……速
度誤差補正信号検出器、８……第２の位相シフト器、９
……基準クロック信号発生器、10……記憶装置、11……
D/A変換器。
ク図、第２図は同実施例の第１の位相シフト器の動作波
形図、第３図は同実施例の再生映像信号の時間軸誤差の
波形図、第４図は同実施例の速度誤差補正信号を得る波
形図、第５図は同実施例の速度誤差補正信号発生器、及
び第２の位相シフト器のブロック図、第６図は第５図の
動作を説明する波形図である。 ３……A/D変換器、４……バースト信号検出器、５……
第１の位相シフト器、６……速度誤差検出器、７……速
度誤差補正信号検出器、８……第２の位相シフト器、９
……基準クロック信号発生器、10……記憶装置、11……
D/A変換器。
フロントページの続き (72)発明者 粟本 繁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平塚 才知雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭53−148317（ＪＰ，Ａ) 実開 昭54−126682（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】基準クロック信号を所定の数だけ計数した
１水平走査期間の基準時間長と時間軸誤差成分を含む再
生映像信号の１水平走査期間の時間長を前記基準クロッ
ク信号を用いて検出した検出時間長との差から速度誤差
信号を得る手段と、前記速度誤差信号を記憶装置に記憶
する手段と、現時刻の速度誤差信号と前記記憶装置に記
憶したそれ以前の数水平走査期間の速度誤差信号とから
次の水平走査期間内の速度誤差信号を予測し速度誤差補
正信号を得る手段と、前記再生映像信号の１水平走査ご
との基準位置に前記基準クロック信号の位相をシフトし
て位相同期クロック信号を得る手段と、前記位相同期ク
ロックを前記速度誤差補正信号に従って位相シフトして
位相補正クロック信号を得る手段と、前記位相補正クロ
ック信号で前記再生映像信号をA/D変換する手段とを少
なくとも有することを特徴とする時間軸誤差補正装置。 - 【請求項２】基準クロック信号とこの基準クロック信号
の1/N（Ｎ＝2n、ｎ＝１、２、…）づつ遅延させたＮ−
１個の遅延クロック信号とを用いて再生映像信号の１水
平走査期間の時間長の検出、位相同期クロック信号およ
び位相補正補正クロック信号の発生を行うことを特徴と
する特許請求の範囲第１項記載の時間軸誤差補正装置。 - 【請求項３】基準クロック信号のＬ倍（Ｌ＝2l、ｌ＝
１、２…）で発振する逓倍クロック信号とこの逓倍クロ
ック信号の1/Mクロック（Ｍ＝2m、ｍ＝1,2…）づつ遅延
させたＭ−１個の遅延逓倍クロック信号とを用いて再生
映像信号の１水平走査期間の時間長の検出、位相同期ク
ロック信号および位相補正クロック信号の発生を行うこ
とを特徴とする特許請求の範囲第１項記載の時間軸誤差
補正装置。 - 【請求項４】速度誤差信号の現時刻及びそれ以前の数水
平走査期間の速度誤差信号から多項式近似して次の水平
走査期間内の速度誤差補正信号を得ることを特徴とする
特許請求の範囲第２項または第３項記載の時間軸誤差補
正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005402A JPH0744680B2 (ja) | 1986-01-14 | 1986-01-14 | 時間軸誤差補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005402A JPH0744680B2 (ja) | 1986-01-14 | 1986-01-14 | 時間軸誤差補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188483A JPS62188483A (ja) | 1987-08-18 |
| JPH0744680B2 true JPH0744680B2 (ja) | 1995-05-15 |
Family
ID=11610150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005402A Expired - Lifetime JPH0744680B2 (ja) | 1986-01-14 | 1986-01-14 | 時間軸誤差補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744680B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822051B2 (ja) * | 1988-07-07 | 1996-03-04 | 松下電器産業株式会社 | 時間軸誤差補正装置 |
| JP2623794B2 (ja) * | 1988-12-07 | 1997-06-25 | 松下電器産業株式会社 | 時間軸誤差補正装置 |
| WO1990011662A1 (en) * | 1989-03-29 | 1990-10-04 | Sharp Kabushiki Kaisha | Clock generator |
| JPH0435382A (ja) * | 1990-05-28 | 1992-02-06 | Victor Co Of Japan Ltd | クロック発生装置 |
| WO2005050843A1 (ja) * | 2003-11-20 | 2005-06-02 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148317A (en) * | 1977-05-31 | 1978-12-23 | Sony Corp | Error correction unit for time axis |
| JPS54126682U (ja) * | 1978-02-24 | 1979-09-04 |
-
1986
- 1986-01-14 JP JP61005402A patent/JPH0744680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188483A (ja) | 1987-08-18 |
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