JPH0744691B2 - 時間軸処理装置 - Google Patents
時間軸処理装置Info
- Publication number
- JPH0744691B2 JPH0744691B2 JP61102337A JP10233786A JPH0744691B2 JP H0744691 B2 JPH0744691 B2 JP H0744691B2 JP 61102337 A JP61102337 A JP 61102337A JP 10233786 A JP10233786 A JP 10233786A JP H0744691 B2 JPH0744691 B2 JP H0744691B2
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- JP
- Japan
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- signal
- time axis
- clock
- time
- compressor
- Prior art date
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Links
- 239000002131 composite material Substances 0.000 claims description 2
- 230000006835 compression Effects 0.000 claims description 2
- 238000007906 compression Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、VTRなど映像信号を記録再生する記録再生装
置に用いる時間軸処理装置に関するものである。
置に用いる時間軸処理装置に関するものである。
従来の技術 従来の時間軸処理装置としては、例えば、テレビジョン
学会誌（Vol 36,No.8 1982.8 P721）に示されている。
学会誌（Vol 36,No.8 1982.8 P721）に示されている。
第４図はこの従来の時間軸処理装置を用いた磁気記録再
生装置のNTSCデコーダ及び時間軸圧縮器をデジタル化し
た場合のブロック図である。１はNTSC信号入力端子、２
はアナログデジタル（A/D）変換器、３はデコーダ、４
は復調色信号、５はPLL回路、６はデジタル回路用マス
タークロックCK1、９は時間軸圧縮器、７は時間軸圧縮
器のメモリのリード制御信号、８は時間圧縮器のメモリ
のライト制御信号、10はデジタルアナログ（D/A）変換
器、11は圧縮色信号の出力端子である。
生装置のNTSCデコーダ及び時間軸圧縮器をデジタル化し
た場合のブロック図である。１はNTSC信号入力端子、２
はアナログデジタル（A/D）変換器、３はデコーダ、４
は復調色信号、５はPLL回路、６はデジタル回路用マス
タークロックCK1、９は時間軸圧縮器、７は時間軸圧縮
器のメモリのリード制御信号、８は時間圧縮器のメモリ
のライト制御信号、10はデジタルアナログ（D/A）変換
器、11は圧縮色信号の出力端子である。
NTSC信号入力端子１に入力されたNTSC信号はA/D変換器
２によりデジタル信号に変換される。
２によりデジタル信号に変換される。
デジタル化されたNTSC信号はデコーダ３にて、輝度信号
と復調色差信号４に分離される。復調された色差信号４
はPLL回路５と時間軸圧縮器９に入力され、PLL回路５に
より作成されたマスタークロックによりA/D変換器２、
デコーダ３、時間軸圧縮器９、D/A変換器10が動作す
る。時間軸圧縮器９に入力された復調色差信号は時間軸
圧縮器９にて1/2に圧縮されて、前半にＲ−Ｙ信号、後
半にＢ−Ｙ信号が多重されて圧縮色信号となりD/A変換
器10にてアナログ信号に変換されて、圧縮色信号出力端
子11より出力される。
と復調色差信号４に分離される。復調された色差信号４
はPLL回路５と時間軸圧縮器９に入力され、PLL回路５に
より作成されたマスタークロックによりA/D変換器２、
デコーダ３、時間軸圧縮器９、D/A変換器10が動作す
る。時間軸圧縮器９に入力された復調色差信号は時間軸
圧縮器９にて1/2に圧縮されて、前半にＲ−Ｙ信号、後
半にＢ−Ｙ信号が多重されて圧縮色信号となりD/A変換
器10にてアナログ信号に変換されて、圧縮色信号出力端
子11より出力される。
第５図は第４図のブロック図における各部の動作波形で
ある。12はＲ−Ｙ信号波形、13はＢ−Ｙ信号波形、14は
圧縮色信号波形である。
ある。12はＲ−Ｙ信号波形、13はＢ−Ｙ信号波形、14は
圧縮色信号波形である。
デコーダ３により復調された色差信号Ｒ−Y12,B−Y13は
時間軸圧縮器９により、第５図に示すように1/2に時間
軸圧縮され、１ラインの前半に▲▼、後半に▲
▼が多重される。この時の時間軸圧縮器のメモリの
ライト、リードの制御信号のタイミングを第５図の7,8
に示す。
時間軸圧縮器９により、第５図に示すように1/2に時間
軸圧縮され、１ラインの前半に▲▼、後半に▲
▼が多重される。この時の時間軸圧縮器のメモリの
ライト、リードの制御信号のタイミングを第５図の7,8
に示す。
第６図に圧縮色信号の詳しいタイミングを示す。15はマ
スタークロックCK1の波形、16はデコーダ３により復調
された色差信号Ｒ−Y,B−Ｙの波形、17,18は時間軸圧縮
器９により圧縮された色信号▲▼，▲▼の
波形である。
スタークロックCK1の波形、16はデコーダ３により復調
された色差信号Ｒ−Y,B−Ｙの波形、17,18は時間軸圧縮
器９により圧縮された色信号▲▼，▲▼の
波形である。
マスタークロック15は４SC（サブキャリア周波数の４
倍14.3MHz）であり、入力信号のＲ−Y,B−Ｙは同じ波形
である場合を仮定している。○印はＲ−Ｙのデータを示
す、×印はＢ−Ｙのデータを示す。０〜909の番号はメ
モリのアドレスを示す。Ｒ−Ｙ信号は偶数番地、Ｂ−Ｙ
は奇数番地にストアされている。マスタークロック15よ
り書き込まれたデータ16は時間軸圧縮器９により圧縮さ
れ、OH〜0.5Hの期間にＲ−Ｙ信号のデータ、0.5〜1Hの
期間にＢ−Ｙ信号のデータが読み出され、第６図17、18
に示すように1/2に圧縮される。
倍14.3MHz）であり、入力信号のＲ−Y,B−Ｙは同じ波形
である場合を仮定している。○印はＲ−Ｙのデータを示
す、×印はＢ−Ｙのデータを示す。０〜909の番号はメ
モリのアドレスを示す。Ｒ−Ｙ信号は偶数番地、Ｂ−Ｙ
は奇数番地にストアされている。マスタークロック15よ
り書き込まれたデータ16は時間軸圧縮器９により圧縮さ
れ、OH〜0.5Hの期間にＲ−Ｙ信号のデータ、0.5〜1Hの
期間にＢ−Ｙ信号のデータが読み出され、第６図17、18
に示すように1/2に圧縮される。
発明が解決しようとする問題点 しかしながら、上記のような構成では、第６図16に示す
ように、デジタル復調色信号はＲ−Y,B−Ｙと交互に点
順次に出力されているので、Ｒ−ＹとＢ−Ｙの復調デー
タは70nsのずれを生じている（CK1＝14.3MHzの場合）。
そのため、D/A変換器の動作クロック15が一定の場合、
第６図17,18に示すように圧縮色信号のデータは出力さ
れるので、圧縮色信号▲▼と▲▼とは35nS
の時間ずれを生じてしまうという問題点を有していた。
ように、デジタル復調色信号はＲ−Y,B−Ｙと交互に点
順次に出力されているので、Ｒ−ＹとＢ−Ｙの復調デー
タは70nsのずれを生じている（CK1＝14.3MHzの場合）。
そのため、D/A変換器の動作クロック15が一定の場合、
第６図17,18に示すように圧縮色信号のデータは出力さ
れるので、圧縮色信号▲▼と▲▼とは35nS
の時間ずれを生じてしまうという問題点を有していた。
本発明はかかる点に鑑み、▲▼信号と▲▼
信号の時間ずれのない時間軸処理装置を提供することを
目的とする。
信号の時間ずれのない時間軸処理装置を提供することを
目的とする。
問題点を解決するための手段 本発明の時間軸処理装置は、デジタル化した複合映像信
号をデコーダで輝度信号と２つの色差信号に分離し、こ
の２つの色差信号を1/2に圧縮する時間軸圧縮器で時間
軸圧縮して１つの圧縮色信号とし、この圧縮色信号をデ
ジタルアナログ変換器によりデジタルアナログ変換する
時間軸処理装置であって、前記デジタルアナログ変換器
に加えられるクロックパルスはサブキャリヤ周波数の４
倍の周波数を有するクロックを用い、かつ前記クロック
は、前記時間軸圧縮器に含まれるメモリの読み出しを制
御するリード制御信号によって、前記メモリの水平同期
周期の1/2周期毎にクロック位相を反転して供給するよ
うにしたことを特徴とするものである。
号をデコーダで輝度信号と２つの色差信号に分離し、こ
の２つの色差信号を1/2に圧縮する時間軸圧縮器で時間
軸圧縮して１つの圧縮色信号とし、この圧縮色信号をデ
ジタルアナログ変換器によりデジタルアナログ変換する
時間軸処理装置であって、前記デジタルアナログ変換器
に加えられるクロックパルスはサブキャリヤ周波数の４
倍の周波数を有するクロックを用い、かつ前記クロック
は、前記時間軸圧縮器に含まれるメモリの読み出しを制
御するリード制御信号によって、前記メモリの水平同期
周期の1/2周期毎にクロック位相を反転して供給するよ
うにしたことを特徴とするものである。
作用 本発明は前記した構成により、D/A変換器のクロックの
位相を可変することによりアナログ信号出力の遅延量を
可変して、▲▼と▲▼との時間ずれを補正
するものである。
位相を可変することによりアナログ信号出力の遅延量を
可変して、▲▼と▲▼との時間ずれを補正
するものである。
実 施 例 第１図は本発明の一実施例における時間軸処理装置のブ
ロック図である。
ロック図である。
第１図において、19はNTSC信号入力端子、20はA/D変換
器、21はデコーダ、22は復調色信号、23はPLL回路、24
はマスタークロック、25はメモリーのリード制御信号、
26はメモリーのライト制御信号、27はインバータ、28は
マルチプレクサー、29は時間軸圧縮器、30はD/A変換
器、31は圧縮色信号である。
器、21はデコーダ、22は復調色信号、23はPLL回路、24
はマスタークロック、25はメモリーのリード制御信号、
26はメモリーのライト制御信号、27はインバータ、28は
マルチプレクサー、29は時間軸圧縮器、30はD/A変換
器、31は圧縮色信号である。
第２図は第１図のブロック図における各部の動作波形で
ある。32はマスタークロックCK1（周波数は従来例と同
様に、サブキャリア周波数の４倍）、33は復調色信号
（Ｒ−Y,B−Ｙ）、34は、従来例と同様に時間軸圧縮器2
9により1/2に圧縮された▲▼信号、35は▲
▼信号がD/Aに変換されるときのクロックCK1、36は、従
来例と同様に時間軸圧縮器29により1/2に圧縮された▲
▼信号、37は▲▼信号がD/Aに変換される
ときのクロックCK2を示す。なお、復調色信号（Ｒ−Y,B
−Ｙ）を時間軸圧縮器29にて1/2に時間圧縮する原理、
及びそのときの、時間軸圧縮器を構成するメモリのリー
ド制御信号、ライト制御信号のタイミングは、従来例で
説明した第５図と同様である。すなわち、色差信号Ｒ−
Ｙ、Ｂ−Ｙは時間軸圧縮器29により1/2に時間軸圧縮さ
れ、１ライン（１水平同期周期）の前半にＲ−Ｙ、後半
にＢ−Ｙが多重される。
ある。32はマスタークロックCK1（周波数は従来例と同
様に、サブキャリア周波数の４倍）、33は復調色信号
（Ｒ−Y,B−Ｙ）、34は、従来例と同様に時間軸圧縮器2
9により1/2に圧縮された▲▼信号、35は▲
▼信号がD/Aに変換されるときのクロックCK1、36は、従
来例と同様に時間軸圧縮器29により1/2に圧縮された▲
▼信号、37は▲▼信号がD/Aに変換される
ときのクロックCK2を示す。なお、復調色信号（Ｒ−Y,B
−Ｙ）を時間軸圧縮器29にて1/2に時間圧縮する原理、
及びそのときの、時間軸圧縮器を構成するメモリのリー
ド制御信号、ライト制御信号のタイミングは、従来例で
説明した第５図と同様である。すなわち、色差信号Ｒ−
Ｙ、Ｂ−Ｙは時間軸圧縮器29により1/2に時間軸圧縮さ
れ、１ライン（１水平同期周期）の前半にＲ−Ｙ、後半
にＢ−Ｙが多重される。
以上のように構成された本実施例の時間軸処理装置につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
NTSC信号入力端子19に入力されたNTSC信号はA/D変換器2
0によりデジタル信号に変換される。デジタル化されたN
TSC信号はデコーダ21により、Y/Cに分離され、復調色信
号22が出力され、PLL回路23と時間軸圧縮器29に入力さ
れる。PLL回路23によりマスタークロック24が発生さ
れ、このマスタークロック24によりA/D変換器20、デコ
ーダ21、時間軸圧縮器29が動作する。また、PLL回路23
により、時間軸圧縮器29を制御するリード制御信号25、
ライト制御信号26が出力される。マスタークロック24は
インバータ27により反転され、マルチプレクサ28にそれ
ぞれ正転クロックCK1、反転クロックCK2が入力される。
リード制御信号25によりマルチプレクサ28の出力は、リ
ード制御信号25によって、水平同期周期の1/2周期毎に
切換えられ、Ｒ−Ｙ信号を読み出すときは正転クロック
CK1がD/A変換器30に入力され、Ｂ−Ｙ信号を読み出すと
きは反転クロックCK2がD/A変換器30入力され、圧縮色信
号出力端子31より圧縮色信号が出力される。
0によりデジタル信号に変換される。デジタル化されたN
TSC信号はデコーダ21により、Y/Cに分離され、復調色信
号22が出力され、PLL回路23と時間軸圧縮器29に入力さ
れる。PLL回路23によりマスタークロック24が発生さ
れ、このマスタークロック24によりA/D変換器20、デコ
ーダ21、時間軸圧縮器29が動作する。また、PLL回路23
により、時間軸圧縮器29を制御するリード制御信号25、
ライト制御信号26が出力される。マスタークロック24は
インバータ27により反転され、マルチプレクサ28にそれ
ぞれ正転クロックCK1、反転クロックCK2が入力される。
リード制御信号25によりマルチプレクサ28の出力は、リ
ード制御信号25によって、水平同期周期の1/2周期毎に
切換えられ、Ｒ−Ｙ信号を読み出すときは正転クロック
CK1がD/A変換器30に入力され、Ｂ−Ｙ信号を読み出すと
きは反転クロックCK2がD/A変換器30入力され、圧縮色信
号出力端子31より圧縮色信号が出力される。
第２図のCK1（マスタークロック）32によりA/D変換器が
動作し、33に示すようなＲ−Y,B−Ｙ信号がデコーダ21
より出力されたとする。図中、○印はＲ−Ｙのデータを
示し、×印はＢ−Ｙのデータを示す。Ｒ−Ｙのデータが
読み出されD/A変換器30から出力されるときはCK1（マス
タークロック）35によってデータがD/A変換され、▲
▼信号34が出力される。
動作し、33に示すようなＲ−Y,B−Ｙ信号がデコーダ21
より出力されたとする。図中、○印はＲ−Ｙのデータを
示し、×印はＢ−Ｙのデータを示す。Ｒ−Ｙのデータが
読み出されD/A変換器30から出力されるときはCK1（マス
タークロック）35によってデータがD/A変換され、▲
▼信号34が出力される。
Ｂ−Ｙのデータが読み出されD/A変換器30から出力され
るときはCK2（反転クロック）37によってデータがD/A変
換され、▲▼信号36が出力される。
るときはCK2（反転クロック）37によってデータがD/A変
換され、▲▼信号36が出力される。
以上のように本実施例によれば、D/A変換器の動作クロ
ックを▲▼信号を読み出すときと▲▼信号
を読み出すときとで切換えることにより、圧縮色信号▲
▼と▲▼の時間ずれをなくすことができ
る。
ックを▲▼信号を読み出すときと▲▼信号
を読み出すときとで切換えることにより、圧縮色信号▲
▼と▲▼の時間ずれをなくすことができ
る。
第３図は本実施例におけるD/A変換器のクロック位相可
変回路の他の実施例を示す。38はインバータ、39,41,44
はマルチプレクサ、40は遅延線、42はEX−NOR、43はＤ
−FF、45はCK1の２倍のクロックCK3である。
変回路の他の実施例を示す。38はインバータ、39,41,44
はマルチプレクサ、40は遅延線、42はEX−NOR、43はＤ
−FF、45はCK1の２倍のクロックCK3である。
第３図ａは、第１図に示すブロック図におけるクロック
位相可変回路であり、インバータ38による反転クロック
CK2と正転クロックCK1をマルチプレクサ39によって切換
えることによりクロックの位相を180゜可変に（CK1の周
期＝70nSのとき35nSの変化量）できる。
位相可変回路であり、インバータ38による反転クロック
CK2と正転クロックCK1をマルチプレクサ39によって切換
えることによりクロックの位相を180゜可変に（CK1の周
期＝70nSのとき35nSの変化量）できる。
第３図ｂは遅延線40を用いて位相を可変にする回路であ
り、遅延量＝35nS（CK1の周期＝70nSのとき）の遅延線
を用いてマルチプレクサ41で切換えることによりクロッ
クの位相を可変にできる。
り、遅延量＝35nS（CK1の周期＝70nSのとき）の遅延線
を用いてマルチプレクサ41で切換えることによりクロッ
クの位相を可変にできる。
第３図ｃはEX−NOR回路を用いてクロックの位相を可変
にする回路であり、RE＝０のときEX−NOR回路42の出力
はCK1と同相となり、RE＝１のときEX−NOR回路42の出力
はCK1と逆相となり、クロックの位相を可変にできる。
第３図ｄは、Ｄ−FF回路を用いたクロック位相可変回路
である。ここでCK345はCK1の２倍の周波数（CK1＝14.3M
HzのときCK2＝28.6MNzとなる）である。Ｄ−FF43を用い
てCK1をCK3−45でラッチして、Ｄ−FF回路43のＱ出力と
出力をマルチプレクサ44で切換えることによりクロッ
クの位相を可変にできる。Ｄ−FF43を用いる利点は、デ
ューティを正確に管理できるので▲▼と▲
▼の時間ずれを正確に補正できる。第３図a,cの場合に
は、クロックのデューティが50:50でないと誤差がで
る。
にする回路であり、RE＝０のときEX−NOR回路42の出力
はCK1と同相となり、RE＝１のときEX−NOR回路42の出力
はCK1と逆相となり、クロックの位相を可変にできる。
第３図ｄは、Ｄ−FF回路を用いたクロック位相可変回路
である。ここでCK345はCK1の２倍の周波数（CK1＝14.3M
HzのときCK2＝28.6MNzとなる）である。Ｄ−FF43を用い
てCK1をCK3−45でラッチして、Ｄ−FF回路43のＱ出力と
出力をマルチプレクサ44で切換えることによりクロッ
クの位相を可変にできる。Ｄ−FF43を用いる利点は、デ
ューティを正確に管理できるので▲▼と▲
▼の時間ずれを正確に補正できる。第３図a,cの場合に
は、クロックのデューティが50:50でないと誤差がで
る。
なお、第１図のブロック図では、D/A変換器30へ供給す
るクロックの位相のみを可変しているが、マスタークロ
ックの周波数が高くなると時間軸圧縮器29の内部メモリ
ーのリードクロックの位相もA/D変換器30の動作クロッ
クと同様に位相を可変にしなければならない。
るクロックの位相のみを可変しているが、マスタークロ
ックの周波数が高くなると時間軸圧縮器29の内部メモリ
ーのリードクロックの位相もA/D変換器30の動作クロッ
クと同様に位相を可変にしなければならない。
発明の効果 以上説明したように、本発明によれば、色差信号Ｒ−Ｙ
とＢ−Ｙの間の時間ずれのない時間軸圧縮色信号を得る
ことができ、その実用的効果は大きい。
とＢ−Ｙの間の時間ずれのない時間軸圧縮色信号を得る
ことができ、その実用的効果は大きい。
第１図は本発明における一実施例の時間軸処理装置のブ
ロック図、第２図は同実施例の動作波形図、第３図は本
発明の時間軸処理装置に用いられるクロック位相可変回
路の各種実施例を示すブロック図、第４図は従来の時間
処理装置のブロック図、第５図，第６図は第４図におけ
る各部の動作波形図である。 25……リード制御信号、27……インバータ、28……マル
チプレクサ、29……時間軸圧縮器、30……D/A変換器、3
8……インバータ、39,41,44……マルチプレクサ、40…
…遅延線、42……EX−NOR回路、43……DFF回路、45……
クロック。
ロック図、第２図は同実施例の動作波形図、第３図は本
発明の時間軸処理装置に用いられるクロック位相可変回
路の各種実施例を示すブロック図、第４図は従来の時間
処理装置のブロック図、第５図，第６図は第４図におけ
る各部の動作波形図である。 25……リード制御信号、27……インバータ、28……マル
チプレクサ、29……時間軸圧縮器、30……D/A変換器、3
8……インバータ、39,41,44……マルチプレクサ、40…
…遅延線、42……EX−NOR回路、43……DFF回路、45……
クロック。
Claims (1)
- 【請求項１】デジタル化した複合映像信号をデコーダで
輝度信号と２つの色差信号に分離し、この２つの色差信
号を1/2に圧縮する時間軸圧縮器で時間軸圧縮して１つ
の圧縮色信号とし、この圧縮色信号をデジタルアナログ
変換器によりデジタルアナログ変換する時間軸処理装置
であって、前記デジタルアナログ変換器に加えられるク
ロックパルスはサブキャリア周波数の４倍の周波数を有
するクロックを用い、かつ前記クロックは、前記時間軸
圧縮器に含まれるメモリの読み出しを制御するリード制
御信号によって、前記メモリの水平同期周期の1/2周期
毎にクロック位相して反転して供給するようにしたこと
を特徴とする時間軸処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102337A JPH0744691B2 (ja) | 1986-05-02 | 1986-05-02 | 時間軸処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102337A JPH0744691B2 (ja) | 1986-05-02 | 1986-05-02 | 時間軸処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62258581A JPS62258581A (ja) | 1987-11-11 |
| JPH0744691B2 true JPH0744691B2 (ja) | 1995-05-15 |
Family
ID=14324694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61102337A Expired - Lifetime JPH0744691B2 (ja) | 1986-05-02 | 1986-05-02 | 時間軸処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744691B2 (ja) |
-
1986
- 1986-05-02 JP JP61102337A patent/JPH0744691B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62258581A (ja) | 1987-11-11 |
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