JPH02141993A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH02141993A
JPH02141993A JP63294401A JP29440188A JPH02141993A JP H02141993 A JPH02141993 A JP H02141993A JP 63294401 A JP63294401 A JP 63294401A JP 29440188 A JP29440188 A JP 29440188A JP H02141993 A JPH02141993 A JP H02141993A
Authority
JP
Japan
Prior art keywords
row
section
address
cycle
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63294401A
Other languages
English (en)
Inventor
Kazutaka Nogami
一孝 野上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63294401A priority Critical patent/JPH02141993A/ja
Priority to US07/439,870 priority patent/US5073873A/en
Priority to EP19890121518 priority patent/EP0370460A3/en
Priority to KR1019890016964A priority patent/KR930000767B1/ko
Publication of JPH02141993A publication Critical patent/JPH02141993A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に関し、より詳しくは、ＲＡ
Ｍ又はＲＯＭ等の同期式半導体記憶装置に関する。
（従来の技術） 従来の同期式メモリを第２２図に、そのタイミングチャ
ートを第２３図にそれぞれ示す。ローアドレスはラッチ
１２に加えられ、同期信号φに同期してラッチされ、ラ
ッチ時間ｔｌａｔ後にローデコーダ１１に加えられる。
ローデコーダ１１はアドレスデコード時間ｔ、。。後に
ローデコード信号をワード線３．３．・・・を介してメ
モリセルアレイ４に加える。これに対し、カラムアドレ
スはラッチ１７に加えられ、同期信号φに同期しラッチ
され、ラッチ時間ｔ　ａｔ後にカラムデコーダ１６に加
えられる。カラムデコーダ１６はアドレスデコード時間
ｔｄｅｃ後にカラムデコード信号を入出力回路１９及び
ビット線１８，１８．・・・を介してメモリセルアレイ
４に加える。このようにしてワード線１３及びビット線
１８にローデコード信号及びカラムデコード信号が出力
されると、センス時間ｔ　　　後にメモリセルアレイ１
４からのデーｅｎｓｅ 夕がデータ線２０に読み出され、それがデータセットア
ツプ時間ｔｄｓ続く。このサイクルが繰り返えされて順
次各アドレスに対応するデータの読み出しが行われる。
これら一連のサイクル時間ｔ　　　は次式で表ｙｃｌｅ わされる。
ｃｙｃｌｅ　　　ｆａｔ　　　ｄｅｃ　　５ｅｎｓｅ　
”　ｔｄｓ　””）１　　　　　−１　　　　＋１　　
　　＋１この（１）式と第２１図から、全サイクル時間
【。、。１８に対してアドレスデコード時間ｔｄｅｃが
大きな割合を占めているのがわかる。
（発明が解決しようとする課題） メモリのアクセス時間を短縮することは高速メモリを実
現する上で非常に重要なことである。特に、高速ＳＲＡ
Ｍ等の高速メモリにおいてサイクル時間が短縮されるこ
とは、著しいメリットがある。
本発明は、上記に鑑みてなされたもので、その目的は、
サイクル時間の短かい半導体記憶装置を提供することに
ある。
〔発明の構成〕
（課題を解決するための手段） 本発明の第１の半導体記憶装置は、メモリセルアレイに
ローアドレスを入力し、そのローアドレスに応じたワー
ド線駆動を実施する半導体記憶装置において、 前記ローアドレスを受けてローデコード信号として出力
するローデコーダと、 そのローデコーダからのローデコード信号を同期信号に
同期してラッチし、ワード線を駆動するラッチ回路と、 を備えるもとして構成される。
本発明の第２の半導体記憶装置は、メモリセルアレイに
ローアドレスを入力し、そのローアドレスに応じたワー
ド線駆動を実施する半導体記憶装置において、 前記ローアドレスを受け、同期信号の１サイクルの前半
においてはそのローアドレスをラッチし、前記同期信号
の１サイクルの後半においてはそのローアドレスをその
まま出力するマスターラッチ回路と、 そのマスターラッチ回路から出力されるローアドレスを
受け、ローデコード信号にデコードして出力するローデ
コーダと、 そのローデコーダから出力されるローデコード信号を受
け、前記同期信号の１サイクルの後半においてはそのロ
ーデコード信号をラッチし、前記同期信号の１サイクル
の前半においてはそのローデコード信号をそのまま出力
するスレーブラッチ回路と、 を備えるものとして構成される。
本発明の第３の半導体記憶装置は、ローアドレスにより
メインワード線を選択し、セクションアドレスによりセ
クション選択線を選択し、前記選択されたメインワード
線と前記選択されたセクション選択線とによってメモリ
セルアレイの２重ワード線駆動を実施する半導体記憶装
置において、ローアドレスを受けてローデコード信号と
して出力するローデコーダと、 そのローデコーダからのローデコード信号を同期信号に
同期してラッチし、ワード線を駆動するラッチ回路と、 セクションアドレスを受けてセクションデコード信号と
して出力するセクションデコーダと、そのセクションデ
コーダからのセクションデコード信号を前記同期信号に
同期してラッチし、セクション選択線を駆動するラッチ
回路と、を備えるものとして構成される。
本発明の第４の半導体記憶装置は、ローアドレスにより
メインワード線を選択し、セクションアドレスによりセ
クション選択線を選択し、前記選択されたメインワード
線と前記選択されたセクション選択線とによってメモリ
セルアレイのワード線駆動を実施する半導体記憶装置に
おいて、ローアドレスを受け、同期信号の１サイクルの
前半においてはそのローアドレスをラッチし、前記同期
信号の１サイクルの後半においてはそのローアドレスを
そのまま出力するマスターラッチ回路と、 そのマスターラッチ回路から出力されるローアドレスを
受け、ローデコード信号にデコードして出力するローデ
コーダと、 そのローデコーダから出力されるローデコード信号を受
け、前記同期信号の１サイクルの後半においてはそのロ
ーデコード信号をラッチし、前記同期信号の１サイクル
の前半においてはそのローデコード信号をそのまま出力
するスレーブラッチ回路と、 セクションアドレスを受け、同期信号の１サイクルの前
半においてはそのセクションアドレスをラッチし、前記
同期信号の１サイクルの後半においてはそのセクション
アドレスをそのまま出力するマスターラッチ回路と、 そのマスターラッチ回路から出力されるセクションアド
レスを受け、セクションデコード信号を出力するクッシ
ョンデコーダと、 そのセクションデコーダから出力されるセクションデコ
ード信号を受け、前記同期信号の１サイクルの後半にお
いてはそのセクションデコード信号をラッチし、前記同
期信号の１サイクルの前半においてはそのセクションデ
コード信号をそのまま出力するスレーブラッチ回路と、 を備えるものとして構成される。
（作　用） 本発明の第１及び第３の発明においては、先ずローアド
レスがローデコーダでデコードされ、デコードされたデ
コード信号がラッチ回路でラッチされ、ラッチ回路の出
力でワード線が駆動される。
さらに、第３の発明においては、先ずセクションアドレ
スがセクションデコーダでデコードされ、デコードされ
たデコード信号がラッチ回路でラッチされ、ラッチ回路
の出力でセクション選択線が駆動される。ワード線及び
セクション選択線の駆動によって特定されるセルについ
て入出力回路を介してデータの読み出し、あるいは書き
込みが行われる。
以上の各動作において、各アドレスはデコード後にラッ
チされることになり、１サイクル時間にはデコード時間
が含まれず、よってサイクル時間が短縮される。
本発明の第２及び第４の発明において、ローアドレスが
変化すると、その新たなローアドレスは、同期信号の１
サイクルの後半においてマスターラッチ回路を介してそ
のままローデコーダに伝えられる。ローデコーダはデコ
ードを開始する。そのデコード中において、同期信号が
次のサイクルに変わる。前記次のサイクルの前半におい
てマスターラッチ回路はそれまでの入力（新たなローア
ドレス）をラッチする。前記次のサイクルの前半におい
てローアドレスのデコードが終了する。デコード信号は
スレーブラッチ回路を介してワード線を駆動する。さら
に、第４の発明において、セクションアドレスが変化し
たとすると、その新たなセクションアドレスは、同期信
号の１サイクルの後半においてマスターラッチ回路を介
してそのままセクションデコーダに伝えられる。セクシ
ョンデコーダはデコードを開始する。そのデコード中に
おいて、同期信号が次のサイクルに変わる。前記次のサ
イクルの前半においてマスターラッチ回路はそれまでの
入力（新たなセクションアドレス）をラッチする。前記
次のサイクルの前半においてセクションアドレスのデコ
ードが終了する。デコード信号はスレーブラッチ回路を
介してセクション選択線を駆動する。ワード線及びセク
ション選択線の駆動によって２重ワード線駆動が実施さ
れ、あるセルから入出力回路を介してデータの読み出し
又はそのセルの書き込みが行われる。
以上の各動作において、１サイクル時間中にはアドレス
デコード時間が全部歯まれるのではなく、アドレスデコ
ード時間のうちの１部、即ち、同期信号のサイクルの変
化時からアドレスデコード終了までの時間のみが１サイ
クル時間に含まれるだけである。よって、サイクル時間
は短縮される。
（実施例） 第１図は、本発明の第１実施例を示す。この実施例が、
第２２図の従来例と異なる点は、ロー及びカラムアドレ
スをデコードした後ラッチしてメモリセルアレイに加え
るようにした点にある。即ち、第１図において、ローア
ドレスはローデコーダ１１、ラッチ１２及びワード線１
３を介してメモリセルアレイ１４に加えられる。カラム
アドレスはカラムデコーダ１６、ラッチ１７、ビット線
１８及び入出力回路１９を介してメモリセルアレイ１４
に加えられる。
即ち、より詳しくは、ローアドレスはローデコーダ１１
に加えられ、ローデコード信号としてラッチ１２に加え
られる。ラッチ１２は同期信号（クロック）φに同期し
てローデコード信号を取り込み、ワード線１３．１３．
・・・を駆動する。−方、カラムアドレスはカラムデコ
ーダ１６に加えられ、カラムデコード信号としてラッチ
１７に加えられる。ラッチ１７は同期信号φに同期して
カラムデコード信号を取り込み、カラム選択信号として
入出力回路１９を介してビット線１８に出力する。この
ようにして、ロー及びカラムデコード信号がメモリセル
アレイ１４に加えられると、それらのデコード信号に対
応するアドレスのセルのデータがビット線１８及び入出
力回路１９を介してデータ線２０に出力され、あるいは
書き込まれる。
第２図は、ラッチ１２．・１７の動作を示すタイミング
チャートである。ラッチ１２．１７は同期信号φの立上
りで入力ＩＮ（Ａ）を取り込み、出力ＯＵＴ　（Ａ）を
出力する。出力ＯＵＴ　（Ａ）は同期信号の１サイクル
中維持される。同期信号φの次の立ち上りで、入力ＩＮ
（Ｂ）を取り込み、それまでの出力ＯＵＴ　（Ａ）を出
力ＯＵＴ　（Ｂ）に代えて出力する。
第３図は、上記メモリの読み出しを示すタイミングチャ
ートである。
時刻１０においてロー及びカラムアドレスが加えられる
と、アドレスデコード時間ｔｄｅｃ後の時刻ｔ１にロー
及びカラムデコード信号が確定する。
この後の時刻ｔ２での同期信号φの立ち上がりで、先に
確定したロー及びデコード信号をラッチ１２．１７に取
り込み、ラッチ時間ｔ１，１後の時刻ｔ３に、ワード線
１３を駆動すると共にカラム選択信号をビット線１８に
出力する。時刻ｔ３よりもデータ検出時間ｔ　　　後の
時刻ｔ４にデータがデｅｎｓｅ −夕線１３に出力される。時刻ｔ４よりもデータセット
アツプ時間ｔ　後の時刻ｔ５で１サイクルｓ が終了する。
この場合サイクル時間ｔ′　　　は次式で表わさｃｙｃ
　Ｉ　ｅ れる。
ｔ’　　　−ｔ　　　＋ｔ　　　　＋ｔ　　　・・・・
・・（２）ｃｙｃｌｅ　　　　ｌａｔ　　　　５ｅｎｓ
ｅ　　　　ｄｓこの（２）式と前記（１）式とを比較す
ると、（２）式は、（１）式では含んでいるアドレスデ
コード時間ｔｄｅｃを含んでいない、即ち、その時間ｔ
ｄｅｃだけ短かいことがわかる。一般に、高速のメモリ
では、アドレスデコード時間ｔｄｅｃがアクセス時間（
サイクル時間ｔ　　　）の約５０％を占めていｅｙｅ　
ｌ　ｅ る。このため、（２）式のように、サイクル時間ｔ′　
　にアドレスデコード時間ｔ　　を含まなｃｙｃｌｅ　
　　　　　　　　　　　　ｄｅｃいようにすれば、（２
）式のサイクル時間ｔ′ｙｃｌｅ を（１）式のサイクル時間ｔ　　　の半分程度にすｅｙ
ｅ　Ｉ　ｅ ることも可能である。
前記ラッチ１２．１７としては、ダイナミックラッチ回
路やスタティックラッチ回路を用いることができる。ダ
イナミツ久ラッチ回路としては例えば第４図及び第３図
に示すようなものを用いることができる。
第４図は、スイッチ回路としてクロックドＣＭＯ８（Ｃ
−０ＭＯ３）を用いたものであり、Ｃ−ＣＭＯＳの２個
で構成したダイナミック回路である。
第５図は、スイッチ回路としてＣＭＯＳ型のトランスフ
ァーゲートＴＧを用いたものであり、２個のトランスフ
ァーゲートＴＧと２個のインバータＩＶとにより構成し
たダイナミック回路である。
スタティックラッチ回路としては例えば第６図及び第７
図に示すものを用いることができる。
第６図は、第４図のラッチ回路の２つのＣ−０ＭＯ３の
出力側のそれぞれにインバータＩＶとＣ−０ＭＯ３によ
るループ回路を接続することにより構成したスタテック
クラッチ回路である。
第７図は、第５図のラッチ回路の２つのインバータＩＶ
のそれぞれに、インバータＩＶ、トランスファーゲート
ＴＧの直列回路によってフィードバックをかけるように
して構成したスタティックラッチ回路である。
ただし、ラッチ１２．１７は第４図〜第７図のラッチ回
路に限定されるものではない。
第８図は本発明の第２実施例を示す。この！ｆ！８図は
、アドレスセットアツプ時間ｔ　　（第３図参Ｓ 照）がアドレスデコード時間ｔ　　　（第３図参照）ｄ
ｅｃ よりも短かい場合の回路構成を示す。この第８図におい
ては、ロー側のラッチをマスターラッチ１２Ａとスレー
ブラッチ１２Ｂとなし、カラム側のラッチをマスターラ
ッチ１７Ａとスレーブラッチ１７Ｂとしている。そして
、ローアドレスをマスターラッチ１２Ａ１０−デコーダ
１１、スレーブラッチ１２Ｂ及びワード線１３を介して
メモリアレイ１４に加えるようにしている。カラムアド
レスをマスターラッチ１７Ａ１カラムデコーダ１６、ス
レーブラッチ１７Ｂ１人出力回路及びビット線１８を介
してメモリセルアレイ１４に加えるようにしている。
即ち、より詳しくは、マスターラッチ１２Ａ及び１７Ａ
は、同期信号φ−Ｈレベルである聞出力をラッチし、φ
−Ｌレベルの間は入力をそのまま出力する。スレーブラ
ッチ１５及び１６は同期信号φ−Ｈレベル（つまりφ−
Ｌレベル）の聞出力をラッチし、φ−Ｌレベル（つまり
φ−Ｈレベル）の間は入力をそのまま出力する。すなわ
ち、サイクル時間の前半は、マスターラッチ１２人。
１７Ａの出力はラッチされ、スレーブラッチ１２Ｂ、１
７Ｂは人力をそのまま出力し、サイクルの後半は、マス
ターラッチ１２Ａ、１７Ａは入力をそのまま出力し、ス
レーブラッチ１２Ｂ。
１７Ｂは出力をラッチする。
第９図は、マスターラッチ１２Ａ、１７Ａの動作を示す
タイミングチャートである。ラッチ１２Ａ、１２Ａは、
同期信号φの立ち上りで入力ＩＮ（Ａ）の値を取り込み
、同期信号φ−Ｈレベルの間その値（Ａ）を維持する。
同期信号φ−Ｌレベルに変ると、加えられた人力ＩＮを
そのまま出力する。そして、再び同期信号φ−Ｈレベル
となると入力ＩＮ（Ｂ）の値を取り込み、同期信号φ−
Ｈレベルの間その値（Ｂ）を維持する。
第１０図は、第８図のメモリの読み出し動作を示すタイ
ミングチャートである。読み出しサイクル（ｔ′　　）
よりも１つ前のサイクルにおけるｃｙｃｌｅ 時刻１０にロー及びカラムアドレスが確定する。
この時刻１０においては、同期信号φ−Ｌレベルにある
。よって、ロー及びカラムアドレス（Ｎ）はマスターラ
ッチ１２Ａ、１７Ａをそのまま通ってロー及びカラムデ
コーダ１１．１６に加えられる。これにより、各デコー
ダ１１．１６でデコードが開始する。そのデコード終了
前の時刻ｔ１において、同期信号φ−Ｈレベルとなる。
これにより、マスターラッチ１２Ａ、１７Ａは出力をラ
ッチするが、それらの出力は時刻ｔ。で加えられたロー
及びカラムアドレス（Ｎ）のままであり、それらの出力
に基づいてデコーダ１１．１６でデコードが継続して行
われる。そして、時刻１０からアドレスデコード時間ｔ
　　後の時刻ｔ２においｄｅｃ てデコードが終了し、ロー及びアドレスデコーダ１１．
１６から出力されるデコード信号はＮに変化する。この
時刻ｔ２においては、同期信号φ−Ｈレベルにある。よ
って、各デコーダ１１．　１６からの出力はスレーブラ
ッチ１２Ｂ、１７Ｂをそのまま通過する。よって、ワー
ド線駆動時間ｔｄｒ後の時刻ｔ３にワード線１３にデコ
ード信号（Ｎ）が出力され、確定する。この後、センス
時間ｔ　　　後の時刻ｔ５にデータ線２０にデータｅｎ
ｓｅ （Ｎ）が出力され、確定される。これが、データセット
アツプ時間ｔ　続き、時刻ｔ６に同期信号ｓ φ−Ｈレベルに変わり、サイクル時間ｔ′　　がｅｙｅ
　Ｉ　ｅ 終了する。以後、上記の動作が繰り返される。
上記サイクル時間ｔ′　　は次式で表わされる。
ｅｙｅ　Ｉ　ｅ ｔｌ　　　■１＋１＋１＋１−１　　・・・（３）ｃｙ
ｃｌｅ　　　　　　ｄｅｃ　　　　　　ｄｒ　　　　　
５ｅｎｓｅ　　　　　　ｄｓ　　　　　ａｓここで、ワ
ード線１３を駆動する時間ｔｄｒは、（１）式における
ラッチ時間ｔＩａｔとほぼ等しいので、次式のような関
係が導き出される。
ｔ′　　　〜１　　　　−１　　　　　　　　　・・・
・・・（４）ｃｙｃｌｅ　　　　ｃｙｃｌｅ　　　　ａ
ｓ従って、第８図の場合のサイクル時間ｔ′　　は、ｃ
ｙｃｌｅ 従来のサイクル時間ｔ　　　よりもアドレスセラｙｃｌ
ｅ ドアツブ時間ｔａＳ分だけ短縮できるのがわかる。
第８図の各ラッチ１２Ａ、１２Ｂ、１７Ａ。
１７Ｂとしては第１１図や第１２図に示すものを用いる
ことができる。
第１１図は、スイッチ回路としてクロックドＣＭＯ３（
Ｃ−ＣＭＯＳ）を用いたスタテイクラッチ回路である。
第１２図は、スイッチ回路としてＣＭＯＳ型のトランス
ファーゲートＴＧを用いたスタティックラッチ回路であ
る。また、フィードパツクの駆動力を小さくし、初段の
クロックドＣＭＯ３やトランスファーゲート等のスイッ
チ回路で容易に反転できるようにすれば、フィードバッ
ク回路にスイッチ回路（クロットクドＣＭＯ８やトラン
スファーゲート）を用いなくても良い。
このようなラッチ回路の例を第１１図及び第１２図に示
す。
即ち、各ラッチ１２Ａ、１２Ｂ、１７Ａ、１７Ｂとして
は第１１図〜第１４図に示すものを用いることができる
。そして、それれらをマスターラッチとして用いるとき
には各図に示すように同期信号φ、φを加えて用い、ス
レーブラッチとして用いるときには同期信号φに代えて
φを、φに代えてφをそれぞれ加えればよい。以上の各
ラッチは、第１１図〜第１４図に示すものに限定される
ものではない。
サイクル時間を短縮するために必要なのは、ローデコー
ドをデータの検出と無関係にすること、即ち、バイブラ
イン処理することにある。よって、カラム系をバイブラ
インにすることは必ずしも必要ではない。従って、カラ
ム系は第２２図の従来例と同様の回路構成にしてもかま
わない。ロー系のみをバイブライン処理するものとした
例を第１５図及び第１６図に示す。第１５図は、第１図
のものにおいてカラム系の回路構成を第２２図と同じに
したものであり、第１５図は、第８図のものにおいてカ
ラム系の回路構成を第２２図と同じにしたものである。
なお、第１５図及び第１６図において、第１図、第８図
及び第２２図と同一の符号を付した構成要素は、それら
と同一の要素を示す。
大容量スタティックＲＡＭには、２重ワード線構成を採
るものがある。本発明はこのような２重ワード線構成の
メモリにも適用でき、サイクル時間の短縮を実現するこ
とが可能である。
第１７図に一実施例を示す。ローデコーダ１１の次段に
ラッチ１２を設け、メインワード線ｑ、・・・、Ｍ］「
Ｕｊ−を駆動する。メモリセルアレイ１４はいくつかの
サブアレイ１４Ａ、１４Ａ、・・・に分割され、各サブ
アレイ１４Ａの選択は、セクションデコーダ２５で行な
う。即ち、セクションデコーダ２５の次段にはラッチ２
６が設けられており、セクション選択線丁子Ｔ、・・・
１９丁Ｔを駆動する。各メモリセル２７．　２７．・・
・に接続するワード線ＳＷＬφφ、・・・、ＳＷＬφｎ
；・・・；５ＷＬＳφ、−＝、５ＷＬＳｎは、ＮＯＲ素
子２８゜２８、・・・によって、メインワード線■Ｗτ
下、・・・■Ｗ丁Ｗとセクション選択線丁子Ｔ、・・・
１９丁ＴとのＮＯＲ出力線となっている。
このような２重ワード線構成では、ラッチ１２の出力か
らＮＯＲ素子２８を一段経てワード線（ＳＷＬφ１〜ｎ
　−Ｓ　Ｗ　Ｌ　Ｓ　１〜ｎ　）を選択するが、第１図
と同様にサイクル時間を短縮することができる。
第１７図において、アドレスセットアツプ時間ｔ　がア
ドレスデコード時間ｔｄｅｃより短かい場Ｓ 合には、第１図と第８図との関係のように、第１６図に
示す構成にすれば良い。この場合において、ラッチ２６
も、マスターラッチ２６Ａとスレーブラッチ２６Ｂの２
つとして、セクションデコーダ２５の前後に接続する。
第１７図及び第１８図において、カラム系をバイブライ
ン処理することが必ずしも必要でない場合は、第１図と
第１５図との関係及び第８図と第１６図との関係と同様
に、第１９図および第２０図のように、カラム系におい
ては、カラムデコーダ１６の前段にラッチ１７を配置し
ても良い。
また、アクセスするビット数が多く、１セクシヨンで活
性化するセルをすべてアクセスする場合には、カラムデ
コーダ１６は不要であり、その場合には第１８図の構成
を第２１図に示すように変えればよい。
なお、上記には、データの読み出しについてのセルの特
定について主体的に述べたが、データの書き込みの場合
のセルの特定も同様である。
以上のように本発明の実施例によれば、ローアドレスデ
コードとデータ検出とをバイブライン処理することが可
能であり、サイクル時間を短縮できる。
また、本発明の実施例によれば、２重ワード線構成の大
容量メモリにおいてもサイクル時間を短縮できる。
〔発明の効果〕
本発明によれば、ローアドレスデコードとデータ検出を
バイブライン処理するようにしたので、半導体メモリ装
置におけるサイクル時間を短縮することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例のブロック図、第２図は第
１図のラッチの動作を示すタイミングチャート、第３因
は第１実施例の動作を示すタイミングチャート、第４図
〜第７図は第１図のラッチ回路の具体的な回路図、第８
図は本発明の第２実施例のブロック図、第９図は第８図
の各ラッチの動作を示すタイミングチャート、第１０図
は第２実施例の動作を示すタイミングチャート、第１１
図〜第１４図は第７図のラッチ回路の具体的な回路図、
第１５図〜第２１図は本発明のそれぞれ異なる他の実施
例のブロック図、第２２図は従来例のブロック図、第２
３図はその動作を示すタイムチャートである。 １１・・・ローデコーダ、１２．１７．２６・・・ラッ
チ、１２Ａ、１７Ａ、２６Ａ・・・マスターラッチ、１
２Ｂ、１７Ｂ、２６Ｂ・・・スレーブラッチ、１３・・
・ワード線、１４・・・メモリセルアレイ、１４Ａ・・
・サブメモリセルアレイ、１６・・・カラムデコーダ、
１８・・・ビット線、２５・・・セクションデコーダ。

Claims (1)

  1. 【特許請求の範囲】 １、メモリセルアレイにローアドレスを入力し、そのロ
    ーアドレスに応じたワード線駆動を実施する半導体記憶
    装置において、 前記ローアドレスを受けてローデコード信号として出力
    するローデコーダと、 そのローデコーダからのローデコード信号を同期信号に
    同期してラッチし、ワード線を駆動するラッチ回路と、 を備えることを特徴とする半導体記憶装置。 ２、メモリセルアレイにローアドレスを入力し、そのロ
    ーアドレスに応じたワード線駆動を実施する半導体記憶
    装置において、 前記ローアドレスを受け、同期信号の１サイクルの前半
    においてはそのローアドレスをラッチし、前記同期信号
    の１サイクルの後半においてはそのローアドレスをその
    まま出力するマスターラッチ回路と、 そのマスターラッチ回路から出力されるローアドレスを
    受け、ローデコード信号にデコードして出力するローデ
    コーダと、 そのローデコーダから出力されるローデコード信号を受
    け、前記同期信号の１サイクルの後半においてはそのロ
    ーデコード信号をラッチし、前記同期信号の１サイクル
    の前半においてはそのローデコード信号をそのまま出力
    するスレーブラッチ回路と、 を備えることを特徴とする半導体記憶装置。 ３、ローアドレスによりメインワード線を選択し、セク
    ションアドレスによりセクション選択線を選択し、前記
    選択されたメインワード線と前記選択されたセクション
    選択線とによってメモリセルアレイの２重ワード線駆動
    を実施する半導体記憶装置において、 ローアドレスを受けてローデコード信号として出力する
    ローデコーダと、 そのローデコーダからのローデコード信号を同期信号に
    同期してラッチし、ワード線を駆動するラッチ回路と、 セクションアドレスを受けてセクションデコード信号と
    して出力するセクションデコーダと、そのセクションデ
    コーダからのセクションデコード信号を前記同期信号に
    同期してラッチし、セクション選択線を駆動するラッチ
    回路と、 を備えることを特徴とする半導体記憶装置。 ４、ローアドレスによりメインワード線を選択し、セク
    ションアドレスによりセクション選択線を選択し、前記
    選択されたメインワード線と前記選択されたセクション
    選択線とによってメモリセルアレイのワード線駆動を実
    施する半導体記憶装置において、 ローアドレスを受け、同期信号の１サイクルの前半にお
    いてはそのローアドレスをラッチし、前記同期信号の１
    サイクルの後半においてはそのローアドレスをそのまま
    出力するマスターラッチ回路と、 そのマスターラッチ回路から出力されるローアドレスを
    受け、ローデコード信号にデコードして出力するローデ
    コーダと、 そのローデコーダから出力されるローデコード信号を受
    け、前記同期信号の１サイクルの後半においてはそのロ
    ーデコード信号をラッチし、前記同期信号の１サイクル
    の前半においてはそのローデコード信号をそのまま出力
    するスレーブラッチ回路と、 セクションアドレスを受け、同期信号の１サイクルの前
    半においてはそのセクションアドレスをラッチし、前記
    同期信号の１サイクルの後半においてはそのセクション
    アドレスをそのまま出力するマスターラッチ回路と、 そのマスターラッチ回路から出力されるセクションアド
    レスを受け、セクションデコード信号を出力するクッシ
    ョンデコーダと、 そのセクションデコーダから出力されるセクションデコ
    ード信号を受け、前記同期信号の１サイクルの後半にお
    いてはそのセクションデコード信号をラッチし、前記同
    期信号の１サイクルの前半においてはそのセクションデ
    コード信号をそのまま出力するスレーブラッチ回路と、 を備えることを特徴とする半導体記憶装置。
JP63294401A 1988-11-21 1988-11-21 半導体記憶装置 Pending JPH02141993A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63294401A JPH02141993A (ja) 1988-11-21 1988-11-21 半導体記憶装置
US07/439,870 US5073873A (en) 1988-11-21 1989-11-21 Semiconductor memory device
EP19890121518 EP0370460A3 (en) 1988-11-21 1989-11-21 Semiconductor memory device
KR1019890016964A KR930000767B1 (ko) 1988-11-21 1989-11-21 반도체 기억장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63294401A JPH02141993A (ja) 1988-11-21 1988-11-21 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH02141993A true JPH02141993A (ja) 1990-05-31

Family

ID=17807261

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63294401A Pending JPH02141993A (ja) 1988-11-21 1988-11-21 半導体記憶装置

Country Status (4)

Country Link
US (1) US5073873A (ja)
EP (1) EP0370460A3 (ja)
JP (1) JPH02141993A (ja)
KR (1) KR930000767B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0916468A (ja) * 1995-06-30 1997-01-17 Nec Corp メモリアクセス方式
KR100301606B1 (ko) * 1993-07-30 2001-10-22 가네꼬 히사시 반도체집적회로
WO2002080180A1 (en) * 2001-03-29 2002-10-10 International Business Machines Corporation Dram and access method
KR100572840B1 (ko) * 1998-06-29 2006-04-24 후지쯔 가부시끼가이샤 로우 디코더를 갖는 메모리 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5398206A (en) * 1990-03-02 1995-03-14 Hitachi, Ltd. Semiconductor memory device with data error compensation
US5394373A (en) * 1990-11-16 1995-02-28 Fujitsu Limited Semiconductor memory having a high-speed address decoder
US5799186A (en) * 1990-12-20 1998-08-25 Eastman Kodak Company Method and apparatus for programming a peripheral processor with a serial output memory device
JP3408552B2 (ja) * 1991-02-11 2003-05-19 インテル・コーポレーション 不揮発性半導体メモリをプログラム及び消去する回路とその方法
US5546561A (en) * 1991-02-11 1996-08-13 Intel Corporation Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory
TW294861B (ja) * 1992-02-21 1997-01-01 Siemens Ag
JPH05266654A (ja) * 1992-03-17 1993-10-15 Mitsubishi Electric Corp マルチポートメモリ装置
JP3424262B2 (ja) * 1993-04-21 2003-07-07 ヤマハ株式会社 オンライン型カラオケシステム
JPH07235193A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体記憶装置
JP3630847B2 (ja) * 1996-05-16 2005-03-23 株式会社ルネサステクノロジ ラッチ回路
US6154056A (en) 1997-06-09 2000-11-28 Micron Technology, Inc. Tri-stating address input circuit
US7796464B1 (en) 2003-06-27 2010-09-14 Cypress Semiconductor Corporation Synchronous memory with a shadow-cycle counter

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5972698A (ja) * 1982-10-18 1984-04-24 Mitsubishi Electric Corp 半導体メモリ装置
JPS59155954A (ja) * 1983-02-24 1984-09-05 Mitsubishi Electric Corp 半導体メモリ装置
JPS61237289A (ja) * 1985-04-15 1986-10-22 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション パイプライン方式メモリ・システム
JPS62248195A (ja) * 1986-04-21 1987-10-29 Seiko Epson Corp 半導体記憶装置
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JPH023175A (ja) * 1988-03-16 1990-01-08 Hitachi Ltd 半導体メモリ装置
JPH0291877A (ja) * 1988-09-27 1990-03-30 Nec Corp 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58211393A (ja) * 1982-06-02 1983-12-08 Mitsubishi Electric Corp 半導体メモリ装置
JPS5960792A (ja) * 1982-09-30 1984-04-06 Fujitsu Ltd 半導体メモリ装置
JPH0821231B2 (ja) * 1986-08-13 1996-03-04 株式会社日立製作所 半導体メモリ
JPS63122089A (ja) * 1986-11-12 1988-05-26 Nec Corp 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5972698A (ja) * 1982-10-18 1984-04-24 Mitsubishi Electric Corp 半導体メモリ装置
JPS59155954A (ja) * 1983-02-24 1984-09-05 Mitsubishi Electric Corp 半導体メモリ装置
JPS61237289A (ja) * 1985-04-15 1986-10-22 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション パイプライン方式メモリ・システム
JPS62248195A (ja) * 1986-04-21 1987-10-29 Seiko Epson Corp 半導体記憶装置
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JPH023175A (ja) * 1988-03-16 1990-01-08 Hitachi Ltd 半導体メモリ装置
JPH0291877A (ja) * 1988-09-27 1990-03-30 Nec Corp 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301606B1 (ko) * 1993-07-30 2001-10-22 가네꼬 히사시 반도체집적회로
JPH0916468A (ja) * 1995-06-30 1997-01-17 Nec Corp メモリアクセス方式
KR100572840B1 (ko) * 1998-06-29 2006-04-24 후지쯔 가부시끼가이샤 로우 디코더를 갖는 메모리 장치
WO2002080180A1 (en) * 2001-03-29 2002-10-10 International Business Machines Corporation Dram and access method
US6925028B2 (en) 2001-03-29 2005-08-02 International Business Machines Corporation DRAM with multiple virtual bank architecture for random row access

Also Published As

Publication number Publication date
EP0370460A2 (en) 1990-05-30
KR900008522A (ko) 1990-06-04
KR930000767B1 (ko) 1993-02-01
EP0370460A3 (en) 1991-07-24
US5073873A (en) 1991-12-17

Similar Documents

Publication Publication Date Title
JP3695902B2 (ja) 半導体記憶装置
JPH02141993A (ja) 半導体記憶装置
US5955905A (en) Signal generator with synchronous mirror delay circuit
US6804743B2 (en) Two step memory device command buffer apparatus and method and memory devices and computer systems using same
JP3209485B2 (ja) 自動プリチャージ機能を有する同期式メモリ装置
US5257236A (en) Static RAM
JPH10269781A (ja) 同期型半導体メモリ装置のデータ入力回路
JPS59178685A (ja) 半導体記憶回路
TW418396B (en) Column select line control circuit for synchronous semiconductor memory device
JPH08279282A (ja) 集積回路メモリ
GB2373906A (en) High speed wafer level test of a semiconductor memory device
JPH10340579A (ja) 半導体記憶装置
US6542569B2 (en) Memory device command buffer apparatus and method and memory devices and computer systems using same
US5323355A (en) Semiconductor memory device
JPH10275471A (ja) 同期式半導体メモリ装置のカラム選択ライン制御回路、同期式半導体メモリ装置及びその制御方法
JPH08314795A (ja) 記憶装置の読み出し回路及び記憶システム
JPH0745075A (ja) 半導体集積回路
US6600342B1 (en) Column decoder of semiconductor memory device
US5796675A (en) Synchronous memory device having dual input registers of pipeline structure in data path
US6356504B1 (en) Address generating and decoding circuit for use in a burst-type and high-speed random access memory device which has a single data rate and a double data rate scheme
US5970020A (en) Controlling the set up of a memory address
JP3185568B2 (ja) 半導体記憶装置
JPH1186557A (ja) 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法
JPS63183693A (ja) 半導体記憶装置
JP4678471B2 (ja) 均衡が取れたデュアルエッジでトリガーされたデータビットシフトの回路および方法