JPH0745085A - データ書込装置及びデータ読取装置 - Google Patents
データ書込装置及びデータ読取装置Info
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- JPH0745085A JPH0745085A JP18972293A JP18972293A JPH0745085A JP H0745085 A JPH0745085 A JP H0745085A JP 18972293 A JP18972293 A JP 18972293A JP 18972293 A JP18972293 A JP 18972293A JP H0745085 A JPH0745085 A JP H0745085A
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- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 101150018765 OM14 gene Proteins 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】プログラム等を書込時に、ビットの状態を１か
ら０に変化させる数を少なくして、再書込み可能なＲＯ
Ｍの寿命を延ばす。 【構成】データバスからＥＰＲＯＭへのデータ線に介挿
されたエクスクルーシブＯＲ回路と、各エクスクルーシ
ブＯＲ回路の入力端子へ共通に接続された反転制御回路
とを設け、全データのうち０のビット数が１のビット数
より大きい場合に、反転制御回路の出力をハイレベルに
して全データを反転させてＥＰＲＯＭに書込む書込装置
及び、ＥＰＲＯＭからデータバスへのデータ線に介挿さ
れたエクスクルーシブＯＲ回路と、各エクスクルーシブ
ＯＲ回路の入力端子へ共通に接続された反転制御回路と
を設け、チェックサムエラー時に、反転制御回路の出力
をハイレベルにしてＥＰＲＯＭからデータを反転して読
取る読取装置。
ら０に変化させる数を少なくして、再書込み可能なＲＯ
Ｍの寿命を延ばす。 【構成】データバスからＥＰＲＯＭへのデータ線に介挿
されたエクスクルーシブＯＲ回路と、各エクスクルーシ
ブＯＲ回路の入力端子へ共通に接続された反転制御回路
とを設け、全データのうち０のビット数が１のビット数
より大きい場合に、反転制御回路の出力をハイレベルに
して全データを反転させてＥＰＲＯＭに書込む書込装置
及び、ＥＰＲＯＭからデータバスへのデータ線に介挿さ
れたエクスクルーシブＯＲ回路と、各エクスクルーシブ
ＯＲ回路の入力端子へ共通に接続された反転制御回路と
を設け、チェックサムエラー時に、反転制御回路の出力
をハイレベルにしてＥＰＲＯＭからデータを反転して読
取る読取装置。
Description
【０００１】
【産業上の利用分野】この発明は、再書込み可能なＲＯ
Ｍ（read only memory）にプログラム等のデータを書込
む、例えばＲＯＭライタ及びこのＲＯＭライタでプログ
ラムが書込まれた再書込み可能なＲＯＭを使用するシス
テム等のデータ書込装置及びデータ読取装置に関する。
Ｍ（read only memory）にプログラム等のデータを書込
む、例えばＲＯＭライタ及びこのＲＯＭライタでプログ
ラムが書込まれた再書込み可能なＲＯＭを使用するシス
テム等のデータ書込装置及びデータ読取装置に関する。
【０００２】
【従来の技術】一般的なマスクＲＯＭ等は再書込みが不
可能であるが、不揮発性メモリでも、紫外線や電気的に
メモリ内容を消去して、再びデータを書込むことができ
るＥＰＲＯＭ（ erasable programmable read only mem
ory ）やＥＥＰＲＯＭ（electrically erasable progra
mmable read only memory ）及びフラッシュメモリが知
られている。このような不揮発性メモリは、再書込み可
能なＲＯＭとして使用することができる。
可能であるが、不揮発性メモリでも、紫外線や電気的に
メモリ内容を消去して、再びデータを書込むことができ
るＥＰＲＯＭ（ erasable programmable read only mem
ory ）やＥＥＰＲＯＭ（electrically erasable progra
mmable read only memory ）及びフラッシュメモリが知
られている。このような不揮発性メモリは、再書込み可
能なＲＯＭとして使用することができる。
【０００３】従来、このような再書込み可能なＲＯＭ
は、例えば図５に示す概略構成のＲＯＭライタを使用し
て、プログラム等のデータが書込まれるようになってい
た。
は、例えば図５に示す概略構成のＲＯＭライタを使用し
て、プログラム等のデータが書込まれるようになってい
た。
【０００４】再書込み可能なＲＯＭとしてのＥＰＲＯＭ
１は、コネクタを介してデータバス２に接続される。こ
のデータバス２を介して、制御部本体を構成するＣＰＵ
（central processing unit ）３は、ＲＯＭ４及びＲＡ
Ｍ（random access memory）５と接続されている。前記
ＲＯＭ４には、前記ＣＰＵ３が行う処理のプログラムデ
ータが記憶され、前記ＲＡＭ５には、前記ＣＰＵ３が処
理を行う時に使用する各種メモリのエリアが形成されて
いる。
１は、コネクタを介してデータバス２に接続される。こ
のデータバス２を介して、制御部本体を構成するＣＰＵ
（central processing unit ）３は、ＲＯＭ４及びＲＡ
Ｍ（random access memory）５と接続されている。前記
ＲＯＭ４には、前記ＣＰＵ３が行う処理のプログラムデ
ータが記憶され、前記ＲＡＭ５には、前記ＣＰＵ３が処
理を行う時に使用する各種メモリのエリアが形成されて
いる。
【０００５】このようなＲＯＭライタでは、ＣＰＵ３の
制御により、ＲＯＭ４又はＲＡＭ５に記憶されたプログ
ラムデータ、あるいはフロッピーディスク又はハードデ
ィスク等の外部記憶装置に記憶されたプログラムデータ
が、データバス２を介してＥＰＲＯＭ１に記憶されるよ
うになっている。
制御により、ＲＯＭ４又はＲＡＭ５に記憶されたプログ
ラムデータ、あるいはフロッピーディスク又はハードデ
ィスク等の外部記憶装置に記憶されたプログラムデータ
が、データバス２を介してＥＰＲＯＭ１に記憶されるよ
うになっている。
【０００６】ところで、ＥＰＲＯＭ等の再書込み可能な
ＲＯＭは、書込み回数が、例えば１０００００回などの
制限がある。それは、各メモリのビットの状態を１（ハ
イレベル）から０（ローレベル）へ変化させるときに、
又は０から１へ変化させるときに、上記再書込み可能Ｒ
ＯＭの各ビットを構成する素子にストレスがかかるため
である。そして、一般的に再書込み可能なＲＯＭは、全
てのビットの状態（データ）を１にして初期化される。
ＲＯＭは、書込み回数が、例えば１０００００回などの
制限がある。それは、各メモリのビットの状態を１（ハ
イレベル）から０（ローレベル）へ変化させるときに、
又は０から１へ変化させるときに、上記再書込み可能Ｒ
ＯＭの各ビットを構成する素子にストレスがかかるため
である。そして、一般的に再書込み可能なＲＯＭは、全
てのビットの状態（データ）を１にして初期化される。
【０００７】
【発明が解決しようとする課題】上述したように、再書
込み可能なＲＯＭは、全てのビットが１の状態で初期化
され、再書込み可能なＲＯＭを構成するビットを１の状
態から０の状態に変化させるときに発生するストレスに
より、書込み回数（寿命）が制限される。
込み可能なＲＯＭは、全てのビットが１の状態で初期化
され、再書込み可能なＲＯＭを構成するビットを１の状
態から０の状態に変化させるときに発生するストレスに
より、書込み回数（寿命）が制限される。
【０００８】従って、プログラム等のデータを書込むと
きに、ビットを１の状態から０の状態に変化させる数を
少なくすることにより、ストレスを減少させて再書込み
可能なＲＯＭの寿命を延ばすことが考えられる。
きに、ビットを１の状態から０の状態に変化させる数を
少なくすることにより、ストレスを減少させて再書込み
可能なＲＯＭの寿命を延ばすことが考えられる。
【０００９】そこでこの発明は、プログラム等のデータ
を書込むときに、ビットを１の状態から０の状態に変化
させる数を少なくすることができ、従って再書込み可能
なＲＯＭの寿命を延ばすことができるデータ書込装置及
びデータ読取装置を提供することを目的とする。
を書込むときに、ビットを１の状態から０の状態に変化
させる数を少なくすることができ、従って再書込み可能
なＲＯＭの寿命を延ばすことができるデータ書込装置及
びデータ読取装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１対応の発明は、
再書込み可能なリード・オンリ・メモリへプログラム等
のデータを書込むデータ書込装置において、再書込み可
能なリード・オンリ・メモリに書込む全データのうちの
０の状態又は１の状態のビット数を計数する計数手段
と、この計数手段により計数されたビット数に基づい
て、全データにおける０の状態のビット数が１の状態の
ビット数より大きいか否かを判断する判断手段と、この
判断手段により全データにおける０の状態のビット数が
１の状態のビット数以下のときには、全データを反転せ
ずに再書込み可能なリード・オンリ・メモリに書込み、
０の状態のビット数が１の状態のビット数より大きいと
きには、全データを反転して再書込み可能なリード・オ
ンリ・メモリに書込む書込手段とを設けたものである。
再書込み可能なリード・オンリ・メモリへプログラム等
のデータを書込むデータ書込装置において、再書込み可
能なリード・オンリ・メモリに書込む全データのうちの
０の状態又は１の状態のビット数を計数する計数手段
と、この計数手段により計数されたビット数に基づい
て、全データにおける０の状態のビット数が１の状態の
ビット数より大きいか否かを判断する判断手段と、この
判断手段により全データにおける０の状態のビット数が
１の状態のビット数以下のときには、全データを反転せ
ずに再書込み可能なリード・オンリ・メモリに書込み、
０の状態のビット数が１の状態のビット数より大きいと
きには、全データを反転して再書込み可能なリード・オ
ンリ・メモリに書込む書込手段とを設けたものである。
【００１１】請求項２対応の発明は、再書込み可能なリ
ード・オンリ・メモリからプログラム等のデータを読取
るデータ読取装置において、再書込み可能なリード・オ
ンリ・メモリに対してメモリチェックを行うメモリチェ
ック手段と、このメモリチェック手段によるメモリチェ
ック結果がエラーとなったときには、再書込み可能なリ
ード・オンリ・メモリからその全データを反転して読取
る反転読取手段とを設けたものである。
ード・オンリ・メモリからプログラム等のデータを読取
るデータ読取装置において、再書込み可能なリード・オ
ンリ・メモリに対してメモリチェックを行うメモリチェ
ック手段と、このメモリチェック手段によるメモリチェ
ック結果がエラーとなったときには、再書込み可能なリ
ード・オンリ・メモリからその全データを反転して読取
る反転読取手段とを設けたものである。
【００１２】
【作用】請求項１対応の発明においては、計数手段によ
り、再書込み可能なリード・オンリ・メモリに書込む全
データのうちの０の状態又は１の状態のビット数が計数
され、判断手段により、この計数されたビット数に基づ
いて、再書込み可能なリード・オンリ・メモリに書込む
全データにおける０の状態のビット数が１の状態のビッ
ト数より大きいか否かが判断される。
り、再書込み可能なリード・オンリ・メモリに書込む全
データのうちの０の状態又は１の状態のビット数が計数
され、判断手段により、この計数されたビット数に基づ
いて、再書込み可能なリード・オンリ・メモリに書込む
全データにおける０の状態のビット数が１の状態のビッ
ト数より大きいか否かが判断される。
【００１３】書込み手段により、その判断で再書込み可
能なリード・オンリ・メモリに書込む全データにおける
０の状態のビット数が１の状態のビット数以下のときに
は、全データは、反転されずそのまま再書込み可能なリ
ード・オンリ・メモリに書込まれ、０の状態のビット数
が１の状態のビット数より大きいと判断されたときに
は、全データは、反転されて再書込み可能なリード・オ
ンリ・メモリに書込まれる。
能なリード・オンリ・メモリに書込む全データにおける
０の状態のビット数が１の状態のビット数以下のときに
は、全データは、反転されずそのまま再書込み可能なリ
ード・オンリ・メモリに書込まれ、０の状態のビット数
が１の状態のビット数より大きいと判断されたときに
は、全データは、反転されて再書込み可能なリード・オ
ンリ・メモリに書込まれる。
【００１４】請求項２対応の発明においては、メモリチ
ェック手段により、再書込み可能なリード・オンリ・メ
モリのメモリチェックが行われ、そのメモリチェック結
果がエラーとなったときには、反転読取手段により、再
書込み可能なリード・オンリ・メモリからその全データ
が、反転して読取られる。
ェック手段により、再書込み可能なリード・オンリ・メ
モリのメモリチェックが行われ、そのメモリチェック結
果がエラーとなったときには、反転読取手段により、再
書込み可能なリード・オンリ・メモリからその全データ
が、反転して読取られる。
【００１５】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
明する。
【００１６】図１及び図２は、請求項１対応の発明（デ
ータ書込装置）の実施例を示すもので、請求項１対応の
発明をＲＯＭ（read only memory）ライタに適用したも
のである。
ータ書込装置）の実施例を示すもので、請求項１対応の
発明をＲＯＭ（read only memory）ライタに適用したも
のである。
【００１７】図１は、前記ＲＯＭライタの要部回路構成
を示すブロック図である。
を示すブロック図である。
【００１８】１１は、制御部本体を構成するＣＰＵ（ce
ntral processing unit ）である。このＣＰＵ１１が行
う処理のプログラムデータが記憶されたＲＯＭ１２、前
記ＣＰＵ１１が処理を行うときに使用する各種メモリの
エリアが形成されたＲＡＭ（random access memory）１
３及び再書込み可能なリード・オンリ・メモリとしての
ＥＰＲＯＭ（erasable programmable read only memor
y）１４は、それぞれデータバス１５及びアドレスバス
（図示せず）等を介して前記ＣＰＵ１１と接続されてい
る。
ntral processing unit ）である。このＣＰＵ１１が行
う処理のプログラムデータが記憶されたＲＯＭ１２、前
記ＣＰＵ１１が処理を行うときに使用する各種メモリの
エリアが形成されたＲＡＭ（random access memory）１
３及び再書込み可能なリード・オンリ・メモリとしての
ＥＰＲＯＭ（erasable programmable read only memor
y）１４は、それぞれデータバス１５及びアドレスバス
（図示せず）等を介して前記ＣＰＵ１１と接続されてい
る。
【００１９】前記ＣＰＵ１１、前記ＲＯＭ１２及び前記
ＲＡＭ１３は、それぞれ前記データバス１５と８本のデ
ータ線（Ｄ０〜Ｄ７）により接続されている。
ＲＡＭ１３は、それぞれ前記データバス１５と８本のデ
ータ線（Ｄ０〜Ｄ７）により接続されている。
【００２０】前記ＥＰＲＯＭ１４は、前記データバス１
５から引き出された８本のデータ線（Ｄ０〜Ｄ７）か
ら、それぞれエクスクルーシブＯＲ回路１６０〜１６７
を介してデータを入力するように接続されている。この
エクスクルーシブＯＲ回路１６０〜１６７の残る一方の
入力端子には、フリップフロップ回路からなる反転制御
回路１７からのデータ出力信号が共通信号として入力さ
れている。
５から引き出された８本のデータ線（Ｄ０〜Ｄ７）か
ら、それぞれエクスクルーシブＯＲ回路１６０〜１６７
を介してデータを入力するように接続されている。この
エクスクルーシブＯＲ回路１６０〜１６７の残る一方の
入力端子には、フリップフロップ回路からなる反転制御
回路１７からのデータ出力信号が共通信号として入力さ
れている。
【００２１】前記反転制御回路１７のデータ入力端子
（Ｄ）、クロック入力端子及び負論理のリセット入力端
子は、それぞれ前記データバス１５のデータ線（Ｄ
０）、前記ＣＰＵ１１の負論理のＩＯＷＲ−Ｎ出力端子
（ＩＯＷ）及びリセット信号線（ＲＳ）と接続されてい
る。なおリセット信号線は、前記ＣＰＵ１１の負論理の
リセット入力端子にも接続されている。
（Ｄ）、クロック入力端子及び負論理のリセット入力端
子は、それぞれ前記データバス１５のデータ線（Ｄ
０）、前記ＣＰＵ１１の負論理のＩＯＷＲ−Ｎ出力端子
（ＩＯＷ）及びリセット信号線（ＲＳ）と接続されてい
る。なおリセット信号線は、前記ＣＰＵ１１の負論理の
リセット入力端子にも接続されている。
【００２２】なお、前記反転制御回路１７からのデータ
出力信号は、この反転制御回路１７に入力されるリセッ
ト信号線（ＲＳ）からのパルス信号により、ローレベル
となり、そのクロック入力端子に入力される信号の立ち
上がりにより、そのデータ入力端子（Ｄ）に入力されて
いる信号が出力されるようになっている。
出力信号は、この反転制御回路１７に入力されるリセッ
ト信号線（ＲＳ）からのパルス信号により、ローレベル
となり、そのクロック入力端子に入力される信号の立ち
上がりにより、そのデータ入力端子（Ｄ）に入力されて
いる信号が出力されるようになっている。
【００２３】従って、前記ＣＰＵ１１がＩＯＷＲ−Ｎ出
力端子（ＩＯＷ）から立上がり信号を出力しない限り、
前記エクスクルーシブＯＲ回路１６０〜１６７からは、
通常データバス１５で転送されてきたデータが、そのま
ま前記ＥＰＲＯＭ１４に入力され書込まれる。
力端子（ＩＯＷ）から立上がり信号を出力しない限り、
前記エクスクルーシブＯＲ回路１６０〜１６７からは、
通常データバス１５で転送されてきたデータが、そのま
ま前記ＥＰＲＯＭ１４に入力され書込まれる。
【００２４】図２に、前記ＣＰＵ１１が行うデータ書込
処理の流れを示す。
処理の流れを示す。
【００２５】まず、ＲＡＭ１３に形成されたアドレス格
納エリアＮ及びビット数格納エリアＳを０に初期化し
て、ステップ１（ＳＴ１）の処理として、ＥＰＲＯＭ１
４のアドレス格納エリアＮに格納されたアドレスＮに書
込む１バイトデータのうちの０の状態のビット数を計数
し（計数手段）、この計数されたビット数をＲＡＭ１３
に形成された一時格納エリアＴに格納する。
納エリアＮ及びビット数格納エリアＳを０に初期化し
て、ステップ１（ＳＴ１）の処理として、ＥＰＲＯＭ１
４のアドレス格納エリアＮに格納されたアドレスＮに書
込む１バイトデータのうちの０の状態のビット数を計数
し（計数手段）、この計数されたビット数をＲＡＭ１３
に形成された一時格納エリアＴに格納する。
【００２６】次に、ビット数格納エリアＳに格納された
ビット数Ｓに一時格納エリアＴに格納されたビット数Ｔ
を加算し、この加算して得たビット数をビット数格納エ
リアＳに格納すると共に、アドレス格納エリアＮに格納
されたアドレスＮに対して＋１の加算処理を行い、この
加算処理により得たアドレスをアドレス格納エリアＮに
格納する。
ビット数Ｓに一時格納エリアＴに格納されたビット数Ｔ
を加算し、この加算して得たビット数をビット数格納エ
リアＳに格納すると共に、アドレス格納エリアＮに格納
されたアドレスＮに対して＋１の加算処理を行い、この
加算処理により得たアドレスをアドレス格納エリアＮに
格納する。
【００２７】次に、アドレス格納エリアＮに格納された
アドレスＮが、ＥＰＲＯＭ１４の最終アドレスＬに等し
いか否かを判断し、上記アドレスＮが上記アドレスＬに
等しくなければ、再び前述のステップ１の処理に戻るよ
うになっている。
アドレスＮが、ＥＰＲＯＭ１４の最終アドレスＬに等し
いか否かを判断し、上記アドレスＮが上記アドレスＬに
等しくなければ、再び前述のステップ１の処理に戻るよ
うになっている。
【００２８】また、上記アドレスＮが上記アドレスＬに
等しいならば、ビット数格納エリアに格納されたビット
数Ｓが、１バイトデータを構成するビット数ＷにＥＰＲ
ＯＭ１４の全バイト数Ｌを乗算して２で除算した数（１
／２）ＷＬより大きいか否かを判断する（判断手段）。
すなわち、ＥＰＲＯＭ１４に書込む全データのうちの０
の状態のビット数が、ＥＰＲＯＭ１４を構成する全ビッ
ト数の半分より大きいか否かにより、書込む０の状態の
ビット数が１の状態のビット数より大きいか否かを判断
する。
等しいならば、ビット数格納エリアに格納されたビット
数Ｓが、１バイトデータを構成するビット数ＷにＥＰＲ
ＯＭ１４の全バイト数Ｌを乗算して２で除算した数（１
／２）ＷＬより大きいか否かを判断する（判断手段）。
すなわち、ＥＰＲＯＭ１４に書込む全データのうちの０
の状態のビット数が、ＥＰＲＯＭ１４を構成する全ビッ
ト数の半分より大きいか否かにより、書込む０の状態の
ビット数が１の状態のビット数より大きいか否かを判断
する。
【００２９】ここで、上記ビット数Ｓが、上記数（１／
２）ＷＬより大きいならば、反転制御回路１７へのデー
タ線（Ｄ０）にハイレベルの信号を出力したのち、ＩＯ
ＷＲ−Ｎ出力端子（ＩＯＷ）から反転制御回路１７へ立
上がり信号を出力し、反転制御回路１７の出力をハイレ
ベルにして、ＥＰＲＯＭ１４に書込む全データを反転
し、その反転した全データをＥＰＲＯＭ１４に書込む
（書込手段）。
２）ＷＬより大きいならば、反転制御回路１７へのデー
タ線（Ｄ０）にハイレベルの信号を出力したのち、ＩＯ
ＷＲ−Ｎ出力端子（ＩＯＷ）から反転制御回路１７へ立
上がり信号を出力し、反転制御回路１７の出力をハイレ
ベルにして、ＥＰＲＯＭ１４に書込む全データを反転
し、その反転した全データをＥＰＲＯＭ１４に書込む
（書込手段）。
【００３０】また、上記ビット数Ｓが上記数（１／２）
ＷＬ以下ならば、そのままＥＰＲＯＭ１４に書込む全デ
ータをＥＰＲＯＭ１４に書込む（書込手段）。
ＷＬ以下ならば、そのままＥＰＲＯＭ１４に書込む全デ
ータをＥＰＲＯＭ１４に書込む（書込手段）。
【００３１】ＥＰＲＯＭ１４への全データの書込みが終
了すると、このデータ書込処理を終了するようになって
いる。
了すると、このデータ書込処理を終了するようになって
いる。
【００３２】このような構成の本実施例においては、Ｒ
ＯＭ１２又はＲＡＭ１３あるいはフロッピーディスク等
の外部記憶装置に記憶されたプログラムデータは、ＥＰ
ＲＯＭ１４の各アドレス毎に、すなわち書込む１バイト
データのアドレス毎に、０の状態（データ）のビット数
が計数され、書込む全プログラムデータについて、ＥＰ
ＲＯＭ１４の全エリア（アドレス０〜アドレスＬ）にわ
たって、０の状態のビット数の合計が算出される。この
算出された０の状態の合計ビット数が、ＥＰＲＯＭ１４
の全エリアを構成するビット数の半分（１／２）ＷＬ以
下の場合には、反転制御回路１７の出力をローベルのま
まにして、全プログラムデータをＥＰＲＯＭ１４に書込
む。
ＯＭ１２又はＲＡＭ１３あるいはフロッピーディスク等
の外部記憶装置に記憶されたプログラムデータは、ＥＰ
ＲＯＭ１４の各アドレス毎に、すなわち書込む１バイト
データのアドレス毎に、０の状態（データ）のビット数
が計数され、書込む全プログラムデータについて、ＥＰ
ＲＯＭ１４の全エリア（アドレス０〜アドレスＬ）にわ
たって、０の状態のビット数の合計が算出される。この
算出された０の状態の合計ビット数が、ＥＰＲＯＭ１４
の全エリアを構成するビット数の半分（１／２）ＷＬ以
下の場合には、反転制御回路１７の出力をローベルのま
まにして、全プログラムデータをＥＰＲＯＭ１４に書込
む。
【００３３】また、算出された０の状態の合計ビット数
が、ＥＰＲＯＭ１４の全エリアを構成するビット数の半
分（１／２）ＷＬより大きい場合には、反転制御回路１
７の出力をハイレベルにし、全プログラムデータを反転
してＥＰＲＯＭ１４に書込む。
が、ＥＰＲＯＭ１４の全エリアを構成するビット数の半
分（１／２）ＷＬより大きい場合には、反転制御回路１
７の出力をハイレベルにし、全プログラムデータを反転
してＥＰＲＯＭ１４に書込む。
【００３４】このように本実施例によれば、データバス
１５からＥＰＲＯＭ１４へ接続された８本のデータ線
（Ｄ０〜Ｄ７）に介挿されたエクスクルーシブＯＲ回路
１６０〜１６７と、この各エクスクルーシブＯＲ回路１
６０〜１６７の残る一方の入力端子へ共通に信号を出力
する反転制御回路１７とを設け、ＥＰＲＯＭ１４に書込
む全プログラムデータのうちの０の状態のビット数を計
数し、０の状態のビット数がＥＰＲＯＭ１４を構成する
全ビット数の半分以下の場合には、反転制御回路１７の
出力をローレベルのまま全プログラムデータをＥＰＲＯ
Ｍ１４に書込み、０の状態のビット数がＥＰＲＯＭ１４
を構成する全ビット数の半分より大きい場合には、反転
制御回路１７の出力をハイレベルにして全プログラムデ
ータを反転させてＥＰＲＯＭ１４に書込むことにより、
ＥＰＲＯＭ１４を構成するビットを１の状態から０の状
態に変化させる数を少なくすることができる。従って、
ＥＰＲＯＭ１４の寿命を延ばすことができる。
１５からＥＰＲＯＭ１４へ接続された８本のデータ線
（Ｄ０〜Ｄ７）に介挿されたエクスクルーシブＯＲ回路
１６０〜１６７と、この各エクスクルーシブＯＲ回路１
６０〜１６７の残る一方の入力端子へ共通に信号を出力
する反転制御回路１７とを設け、ＥＰＲＯＭ１４に書込
む全プログラムデータのうちの０の状態のビット数を計
数し、０の状態のビット数がＥＰＲＯＭ１４を構成する
全ビット数の半分以下の場合には、反転制御回路１７の
出力をローレベルのまま全プログラムデータをＥＰＲＯ
Ｍ１４に書込み、０の状態のビット数がＥＰＲＯＭ１４
を構成する全ビット数の半分より大きい場合には、反転
制御回路１７の出力をハイレベルにして全プログラムデ
ータを反転させてＥＰＲＯＭ１４に書込むことにより、
ＥＰＲＯＭ１４を構成するビットを１の状態から０の状
態に変化させる数を少なくすることができる。従って、
ＥＰＲＯＭ１４の寿命を延ばすことができる。
【００３５】なお、この実施例においては、フリップフ
ロップ回路からなる反転制御回路１７とエクスクルーシ
ブＯＲ回路１６０〜１６７とを設けたものについて説明
したが、この発明はこれに限定されるものではなく、書
込むデータのうち０の状態（データ）のビット数が１の
状態のビット数より大きいときに、その書込むデータを
反転する回路及び反転処理を行うものならば適用できる
ものである。
ロップ回路からなる反転制御回路１７とエクスクルーシ
ブＯＲ回路１６０〜１６７とを設けたものについて説明
したが、この発明はこれに限定されるものではなく、書
込むデータのうち０の状態（データ）のビット数が１の
状態のビット数より大きいときに、その書込むデータを
反転する回路及び反転処理を行うものならば適用できる
ものである。
【００３６】図３及び図４は、請求項２対応の発明（デ
ータ読取装置）の実施例を示すもので、請求項２対応の
発明を前記第１の実施例のＲＯＭライタでプログラムを
書込んだＥＰＲＯＭを使用するシステムに適用したもの
である。
ータ読取装置）の実施例を示すもので、請求項２対応の
発明を前記第１の実施例のＲＯＭライタでプログラムを
書込んだＥＰＲＯＭを使用するシステムに適用したもの
である。
【００３７】図３は、前記システムのＥＰＲＯＭの読取
部の要部回路構成を示すブロック図である。
部の要部回路構成を示すブロック図である。
【００３８】２１は、制御部本体を構成するＣＰＵであ
る。このＣＰＵ２１が行う処理のプログラムデータが記
憶されたＲＯＭ２２、前記ＣＰＵ２１が処理を行うとき
に使用する各種メモリのエリアが形成されたＲＡＭ２３
及び再書込み可能なリード・オンリ・メモリとしてのＥ
ＰＲＯＭ２４は、それぞれデータバス２５及びアドレス
バス（図示せず）等を介して前記ＣＰＵ２１と接続され
ている。
る。このＣＰＵ２１が行う処理のプログラムデータが記
憶されたＲＯＭ２２、前記ＣＰＵ２１が処理を行うとき
に使用する各種メモリのエリアが形成されたＲＡＭ２３
及び再書込み可能なリード・オンリ・メモリとしてのＥ
ＰＲＯＭ２４は、それぞれデータバス２５及びアドレス
バス（図示せず）等を介して前記ＣＰＵ２１と接続され
ている。
【００３９】前記ＣＰＵ２１、前記ＲＯＭ２２及び前記
ＲＡＭ２３は、それぞれ前記データバス２５と８本のデ
ータ線（Ｄ０〜Ｄ７）により接続されている。
ＲＡＭ２３は、それぞれ前記データバス２５と８本のデ
ータ線（Ｄ０〜Ｄ７）により接続されている。
【００４０】前記ＥＰＲＯＭ２４は、前記データバス２
５から引き出された８本のデータ線（Ｄ０〜Ｄ７）へ、
それぞれエクスクルーシブＯＲ回路２６０〜２６７を介
してデータを出力するように接続されている。このエク
スクルーシブＯＲ回路２６０〜２６７の残る一方の入力
端子には、フリップフロップ回路からなる反転制御回路
２７からのデータ出力信号が共通信号として入力されて
いる。
５から引き出された８本のデータ線（Ｄ０〜Ｄ７）へ、
それぞれエクスクルーシブＯＲ回路２６０〜２６７を介
してデータを出力するように接続されている。このエク
スクルーシブＯＲ回路２６０〜２６７の残る一方の入力
端子には、フリップフロップ回路からなる反転制御回路
２７からのデータ出力信号が共通信号として入力されて
いる。
【００４１】前記反転制御回路２７のデータ入力端子
（Ｄ）、クロック入力端子及び負論理のリセット入力端
子は、それぞれ前記データバス２５のデータ線（Ｄ
０）、前記ＣＰＵ２１の負論理のＩＯＷＲ−Ｎ出力端子
（ＩＯＷ）及びリセット信号線（ＲＳ）と接続されてい
る。なおリセット信号線は、前記ＣＰＵ２１の負論理の
リセット入力端子にも接続されている。
（Ｄ）、クロック入力端子及び負論理のリセット入力端
子は、それぞれ前記データバス２５のデータ線（Ｄ
０）、前記ＣＰＵ２１の負論理のＩＯＷＲ−Ｎ出力端子
（ＩＯＷ）及びリセット信号線（ＲＳ）と接続されてい
る。なおリセット信号線は、前記ＣＰＵ２１の負論理の
リセット入力端子にも接続されている。
【００４２】従って、前記ＣＰＵ２１がＩＯＷＲ−Ｎ出
力端子（ＩＯＷ）から立上がり信号を出力しない限り、
前記エクスクルーシブＯＲ回路２６０〜２６７からは、
通常ＥＰＲＯＭ２４から読取られたデータが、そのま
ま、前記データバス２５に出力される。
力端子（ＩＯＷ）から立上がり信号を出力しない限り、
前記エクスクルーシブＯＲ回路２６０〜２６７からは、
通常ＥＰＲＯＭ２４から読取られたデータが、そのま
ま、前記データバス２５に出力される。
【００４３】図４に、前記ＣＰＵ２１が行うデータ読取
処理の流れを示す。
処理の流れを示す。
【００４４】まず、ＲＡＭ２３に形成されたアドレス格
納エリアＮ及びビット数格納エリアＳを０に初期化し
て、ステップ２（ＳＴ２）の処理として、ＥＰＲＯＭ２
４のアドレス格納エリアに格納されたアドレスＮに書込
まれている１バイトデータのうちの０の状態のビット数
を計数し、この計数値をＲＡＭ２３に形成された一時格
納エリアＴに格納する。
納エリアＮ及びビット数格納エリアＳを０に初期化し
て、ステップ２（ＳＴ２）の処理として、ＥＰＲＯＭ２
４のアドレス格納エリアに格納されたアドレスＮに書込
まれている１バイトデータのうちの０の状態のビット数
を計数し、この計数値をＲＡＭ２３に形成された一時格
納エリアＴに格納する。
【００４５】次に、ビット数格納エリアＳに格納された
ビット数Ｓに一時格納エリアＴに格納されたビット数Ｔ
を加算し、この加算して得たビット数をビット数格納エ
リアＳに格納すると共に、アドレス格納エリアＮに格納
されたアドレスＮに対して＋１の加算処理を行い、この
加算処理により得たアドレスをアドレス格納エリアＮに
格納する。
ビット数Ｓに一時格納エリアＴに格納されたビット数Ｔ
を加算し、この加算して得たビット数をビット数格納エ
リアＳに格納すると共に、アドレス格納エリアＮに格納
されたアドレスＮに対して＋１の加算処理を行い、この
加算処理により得たアドレスをアドレス格納エリアＮに
格納する。
【００４６】次に、アドレス格納エリアＮに格納された
アドレスＮが、ＥＰＲＯＭ２４の最終アドレスＬの１つ
前のアドレスＬ−１に等しいか否かを判断し、上記アド
レスＮが上記アドレスＬ−１に等しくなければ、再び前
述のステップ２の処理に戻るようになっている。
アドレスＮが、ＥＰＲＯＭ２４の最終アドレスＬの１つ
前のアドレスＬ−１に等しいか否かを判断し、上記アド
レスＮが上記アドレスＬ−１に等しくなければ、再び前
述のステップ２の処理に戻るようになっている。
【００４７】また、上記アドレスＮが上記アドレスＬ−
１に等しいならば、ビット数格納エリアに格納されたビ
ット数Ｓに＋１した数値Ｓ＋１が、ＥＰＲＯＭ２４のア
ドレスＬに書込まれている１バイトデータの内容（チェ
ックサム値）に一致したか否か判断する（メモリチェッ
ク手段）。すなわち、ＥＰＲＯＭ２４のアドレスＬに書
込まれたチェックサムデータによりメモリチェックを行
う。
１に等しいならば、ビット数格納エリアに格納されたビ
ット数Ｓに＋１した数値Ｓ＋１が、ＥＰＲＯＭ２４のア
ドレスＬに書込まれている１バイトデータの内容（チェ
ックサム値）に一致したか否か判断する（メモリチェッ
ク手段）。すなわち、ＥＰＲＯＭ２４のアドレスＬに書
込まれたチェックサムデータによりメモリチェックを行
う。
【００４８】ここで、上記数値Ｓ＋１が、上記アドレス
Ｌのチェックサム値と一致すれば、反転制御回路２７の
出力をローベルのままにして、ＥＰＲＯＭ２４から全デ
ータを読取る。
Ｌのチェックサム値と一致すれば、反転制御回路２７の
出力をローベルのままにして、ＥＰＲＯＭ２４から全デ
ータを読取る。
【００４９】また、上記数値Ｓ＋１が、上記アドレスＬ
のチェックサム値と等しくなければ、ＥＰＲＯＭ２４に
は反転データが書込まれていると判断して、反転制御回
路２７へのデータ線（Ｄ０）にハイレベルの信号を出力
したのち、ＩＯＷＲ−Ｎ出力端子（ＩＯＷ）から反転制
御回路２７へ立上がり信号を出力し、反転制御回路２７
の出力をハイレベルにして、ＥＰＲＯＭ２４から全デー
タを反転して読取る（反転読取手段）。
のチェックサム値と等しくなければ、ＥＰＲＯＭ２４に
は反転データが書込まれていると判断して、反転制御回
路２７へのデータ線（Ｄ０）にハイレベルの信号を出力
したのち、ＩＯＷＲ−Ｎ出力端子（ＩＯＷ）から反転制
御回路２７へ立上がり信号を出力し、反転制御回路２７
の出力をハイレベルにして、ＥＰＲＯＭ２４から全デー
タを反転して読取る（反転読取手段）。
【００５０】上述したＥＰＲＯＭ２４からの全データの
読取りが終了すると、このデータ読取処理を終了するよ
うになっている。
読取りが終了すると、このデータ読取処理を終了するよ
うになっている。
【００５１】このような構成の本実施例においては、Ｅ
ＰＲＯＭ２４に記憶されたプログラムデータは、ＥＰＲ
ＯＭ２４の各アドレス毎に、すなわち読取る１バイトデ
ータのアドレス毎に、０の状態（データ）のビット数が
計数され、ＥＰＲＯＭ２４のアドレスＬ−１のデータま
での０の状態のビット数の合計が算出される。
ＰＲＯＭ２４に記憶されたプログラムデータは、ＥＰＲ
ＯＭ２４の各アドレス毎に、すなわち読取る１バイトデ
ータのアドレス毎に、０の状態（データ）のビット数が
計数され、ＥＰＲＯＭ２４のアドレスＬ−１のデータま
での０の状態のビット数の合計が算出される。
【００５２】さらにこのアドレスＬ−１までの０の状態
の合計ビット数に＋１加算して、チェックサムの照合す
るためのデータが算出される。チェックサムの正値デー
タは、ＥＰＲＯＭ２４のアドレスＬに記憶されており、
メモリチェックとして、上述した合計ビット数に＋１加
算したデータ（数値）とＥＰＲＯＭ２４のアドレスＬに
記憶されているデータ（数値）とが一致したか否かを判
断する。
の合計ビット数に＋１加算して、チェックサムの照合す
るためのデータが算出される。チェックサムの正値デー
タは、ＥＰＲＯＭ２４のアドレスＬに記憶されており、
メモリチェックとして、上述した合計ビット数に＋１加
算したデータ（数値）とＥＰＲＯＭ２４のアドレスＬに
記憶されているデータ（数値）とが一致したか否かを判
断する。
【００５３】この判断で一致したと判断された場合に
は、反転制御回路２７の出力をローレベルのままにし
て、ＥＰＲＯＭ２４からプログラムデータを読取る。
は、反転制御回路２７の出力をローレベルのままにし
て、ＥＰＲＯＭ２４からプログラムデータを読取る。
【００５４】また、その判断で、一致しないと判断され
た場合、すなわちメモリチェックによりエラーと判断さ
れた場合には、反転制御回路２７の出力をハイレベルに
して、ＥＰＲＯＭ２４からプログラムデータを反転して
読取る。
た場合、すなわちメモリチェックによりエラーと判断さ
れた場合には、反転制御回路２７の出力をハイレベルに
して、ＥＰＲＯＭ２４からプログラムデータを反転して
読取る。
【００５５】このように本実施例によれば、ＥＰＲＯＭ
２４からデータバス２５へ接続された８本のデータ線
（Ｄ０〜Ｄ７）に介挿されたエクスクルーシブＯＲ回路
２６０〜２６７の各残る一方の入力端子へ共通に信号を
出力する反転制御回路２７とを設け、チェックサムの結
果が正常と判断された場合には、反転制御回路２７の出
力をローレベルのまま、ＥＰＲＯＭ２４からプログラム
データを読取り、チェックサムの結果がエラーと判断さ
れた場合には、反転制御回路２７の出力をハイレベルに
してＥＰＲＯＭ２４からプログラムデータを反転して読
取ることにより、前述の第１の実施例のＲＯＭライタに
よりデータを書き込んだ再書込み可能なＲＯＭ（ＥＰＲ
ＯＭ）から、正確にプログラムデータを読取ることがで
きる。従って、ＥＰＲＯＭ２４の寿命を延ばすことがで
きる。
２４からデータバス２５へ接続された８本のデータ線
（Ｄ０〜Ｄ７）に介挿されたエクスクルーシブＯＲ回路
２６０〜２６７の各残る一方の入力端子へ共通に信号を
出力する反転制御回路２７とを設け、チェックサムの結
果が正常と判断された場合には、反転制御回路２７の出
力をローレベルのまま、ＥＰＲＯＭ２４からプログラム
データを読取り、チェックサムの結果がエラーと判断さ
れた場合には、反転制御回路２７の出力をハイレベルに
してＥＰＲＯＭ２４からプログラムデータを反転して読
取ることにより、前述の第１の実施例のＲＯＭライタに
よりデータを書き込んだ再書込み可能なＲＯＭ（ＥＰＲ
ＯＭ）から、正確にプログラムデータを読取ることがで
きる。従って、ＥＰＲＯＭ２４の寿命を延ばすことがで
きる。
【００５６】なお、この実施例においては、フリップフ
ロップ回路からなる反転制御回路２７とエクスクルーシ
ブＯＲ回路２６０〜２６７とを設けたものについて説明
したが、この発明はこれに限定されるものではなく、メ
モリチェックによりエラーと判断されたときに、読取る
データを反転する回路又は反転処理を行うものならば適
用できるものである。
ロップ回路からなる反転制御回路２７とエクスクルーシ
ブＯＲ回路２６０〜２６７とを設けたものについて説明
したが、この発明はこれに限定されるものではなく、メ
モリチェックによりエラーと判断されたときに、読取る
データを反転する回路又は反転処理を行うものならば適
用できるものである。
【００５７】また、上述した２つの実施例においては、
再書込み可能なＲＯＭとしてＥＰＲＯＭ１４，２４につ
いて説明したが、この発明はこれに限定されるものでは
なく、例えばＥＥＰＲＯＭ（electrically erasable pr
ogrammable read only memory ）やフラッシュメモリ
等についても適用できるものである。
再書込み可能なＲＯＭとしてＥＰＲＯＭ１４，２４につ
いて説明したが、この発明はこれに限定されるものでは
なく、例えばＥＥＰＲＯＭ（electrically erasable pr
ogrammable read only memory ）やフラッシュメモリ
等についても適用できるものである。
【００５８】
【発明の効果】以上詳述したようにこの発明によれば、
プログラム等のデータを書込むときに、ビットを１の状
態から０の状態に変化させる数を少なくすることがで
き、従って再書込み可能なＲＯＭの寿命を延ばすことが
できるデータ書込装置及びデータ読取装置を提供でき
る。
プログラム等のデータを書込むときに、ビットを１の状
態から０の状態に変化させる数を少なくすることがで
き、従って再書込み可能なＲＯＭの寿命を延ばすことが
できるデータ書込装置及びデータ読取装置を提供でき
る。
【図１】この発明の第１の実施例のＲＯＭライタの要部
回路構成を示すブロック図。
回路構成を示すブロック図。
【図２】同実施例を示すデータ書込処理の流れを示す
図。
図。
【図３】この発明の第２の実施例のシステムのＥＰＲＯ
Ｍの読取部の要部回路構成を示すブロック図。
Ｍの読取部の要部回路構成を示すブロック図。
【図４】同実施例を示すデータ読取処理の流れを示す
図。
図。
【図５】従来例のデータ書込装置の要部回路構成を示す
ブロック図。
ブロック図。
１１，２１…ＣＰＵ、１４，２４…ＥＰＲＯＭ、１５，
２５…データバス、１６０〜１６７，２６０〜２６７…
エクスクルーシブＯＲ回路、１７，２７…反転制御回
路。
２５…データバス、１６０〜１６７，２６０〜２６７…
エクスクルーシブＯＲ回路、１７，２７…反転制御回
路。
Claims (2)
- 【請求項１】 再書込み可能なリード・オンリ・メモリ
へプログラム等のデータを書込むデータ書込装置におい
て、前記再書込み可能なリード・オンリ・メモリに書込
む全データのうちの０の状態又は１の状態のビット数を
計数する計数手段と、この計数手段により計数されたビ
ット数に基づいて、前記全データにおける０の状態のビ
ット数が１の状態のビット数より大きいか否かを判断す
る判断手段と、この判断手段により前記全データにおけ
る０の状態のビット数が１の状態のビット数以下のとき
には、前記全データを反転せずに前記再書込み可能なリ
ード・オンリ・メモリに書込み、０の状態のビット数が
１の状態のビット数より大きいときには、前記全データ
を反転して前記再書込み可能なリード・オンリ・メモリ
に書込む書込手段とを設けたことを特徴とするデータ書
込装置。 - 【請求項２】 再書込み可能なリード・オンリ・メモリ
からプログラム等のデータを読取るデータ読取装置にお
いて、前記再書込み可能なリード・オンリ・メモリに対
してメモリチェックを行うメモリチェック手段と、この
メモリチェック手段によるメモリチェック結果がエラー
となったときには、前記再書込み可能なリード・オンリ
・メモリからその全データを反転して読取る反転読取手
段とを設けたことを特徴とするデータ読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18972293A JPH0745085A (ja) | 1993-07-30 | 1993-07-30 | データ書込装置及びデータ読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18972293A JPH0745085A (ja) | 1993-07-30 | 1993-07-30 | データ書込装置及びデータ読取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745085A true JPH0745085A (ja) | 1995-02-14 |
Family
ID=16246100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18972293A Pending JPH0745085A (ja) | 1993-07-30 | 1993-07-30 | データ書込装置及びデータ読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745085A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-07-30 JP JP18972293A patent/JPH0745085A/ja active Pending
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