JPH0745731A - 半導体集積回路装置とその製造方法 - Google Patents
半導体集積回路装置とその製造方法Info
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- JPH0745731A JPH0745731A JP18487293A JP18487293A JPH0745731A JP H0745731 A JPH0745731 A JP H0745731A JP 18487293 A JP18487293 A JP 18487293A JP 18487293 A JP18487293 A JP 18487293A JP H0745731 A JPH0745731 A JP H0745731A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 横型ＰＮＰトランジスタのベース表面反転を
防止する反転防止電極をポリシリコン層で形成すること
により、チップサイズの縮小を図る。 【構成】 エピタキシャル層（２）の表面にエミッタ領
域（９）とエミッタ領域（９）を囲むコレクタ領域（１
０）を形成する。エピタキシャル層（２）の表面にゲー
ト酸化膜（６）を形成し、その上にＭＯＳ型トランジス
タのゲート電極（６）と横型ＰＮＰトラジンスタのベー
スの上を被覆する反転防止電極（１７）を形成する。Ｂ
ＰＳＧ膜（１３）にコンタクトホールを形成して、各電
極（１２）（１４）を配置する。
防止する反転防止電極をポリシリコン層で形成すること
により、チップサイズの縮小を図る。 【構成】 エピタキシャル層（２）の表面にエミッタ領
域（９）とエミッタ領域（９）を囲むコレクタ領域（１
０）を形成する。エピタキシャル層（２）の表面にゲー
ト酸化膜（６）を形成し、その上にＭＯＳ型トランジス
タのゲート電極（６）と横型ＰＮＰトラジンスタのベー
スの上を被覆する反転防止電極（１７）を形成する。Ｂ
ＰＳＧ膜（１３）にコンタクトホールを形成して、各電
極（１２）（１４）を配置する。
Description
【０００１】
【産業上の利用分野】本発明は、特にＢＩ−ＣＭＯＳ集
積回路に組み込まれる横型ＰＮＰトランジスタの表面反
転防止に関する。
積回路に組み込まれる横型ＰＮＰトランジスタの表面反
転防止に関する。
【０００２】
【従来の技術】ＢＩ−ＣＭＯＳ集積回路に組み込まれた
横型ＰＮＰトランジスタの一例を図に示す。同図におい
て、（１）はＰ型半導体基板、（２）はＮ型エピタキシ
ャル層、（３）はＮ+型埋め込み層、（４）はＰ+型分離
領域、（５）はＬＯＣＯＳ酸化膜、（６）はゲート絶縁
膜、（７）はポリシリコンゲート電極、（８）はＭＯＳ
トランジスタのソース・ドレイン領域、（９）は横型Ｐ
ＮＰトランジスタのＰ型エミッタ領域、（１０）は横型
ＰＮＰトランジスタのＰ型コレクタ領域である。
横型ＰＮＰトランジスタの一例を図に示す。同図におい
て、（１）はＰ型半導体基板、（２）はＮ型エピタキシ
ャル層、（３）はＮ+型埋め込み層、（４）はＰ+型分離
領域、（５）はＬＯＣＯＳ酸化膜、（６）はゲート絶縁
膜、（７）はポリシリコンゲート電極、（８）はＭＯＳ
トランジスタのソース・ドレイン領域、（９）は横型Ｐ
ＮＰトランジスタのＰ型エミッタ領域、（１０）は横型
ＰＮＰトランジスタのＰ型コレクタ領域である。
【０００３】ところで、横型ＰＮＰトランジスタは、ベ
ースが低不純物濃度のエピタキシャル層（２）となるた
め、酸化膜（１１）中に含まれる電荷などの影響による
表面反転が問題になる。表面反転が生じると、エミッタ
・コレクタ間のリーク電流となり、回路特性を悪化させ
る。前記表面反転を防止するため、エミッタ電極（１
２）でベース領域の上を被うことが行われていた。エミ
ッタにはベースの電位に近い電位が与えられるので、表
面反転を防止できる。
ースが低不純物濃度のエピタキシャル層（２）となるた
め、酸化膜（１１）中に含まれる電荷などの影響による
表面反転が問題になる。表面反転が生じると、エミッタ
・コレクタ間のリーク電流となり、回路特性を悪化させ
る。前記表面反転を防止するため、エミッタ電極（１
２）でベース領域の上を被うことが行われていた。エミ
ッタにはベースの電位に近い電位が与えられるので、表
面反転を防止できる。
【０００４】また別の手法として、本願出願人が実願昭
５９−４２５２９号に示した構造が提案された。この技
術は、エミッタ領域（９）とコレクタ領域（１０）との
間のベースの上に、反転防止用の電極を形成し、該電極
にベースより高い電位を与えることにより、エピタキシ
ャル層（２）表面の表面反転を防止するものである。
５９−４２５２９号に示した構造が提案された。この技
術は、エミッタ領域（９）とコレクタ領域（１０）との
間のベースの上に、反転防止用の電極を形成し、該電極
にベースより高い電位を与えることにより、エピタキシ
ャル層（２）表面の表面反転を防止するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、後者の
手法は反転防止用の電極として第１層目アルミ配線を用
いたものである。そのため、反転防止用の電極を形成す
ると、エミッタ電極を第２層目の電極で取り出さなけれ
ばならず、配線密度を上げられない欠点があった。
手法は反転防止用の電極として第１層目アルミ配線を用
いたものである。そのため、反転防止用の電極を形成す
ると、エミッタ電極を第２層目の電極で取り出さなけれ
ばならず、配線密度を上げられない欠点があった。
【０００６】さらに、エミッタ領域とコンタクトホー
ル、そして１層目アルミ配線層と、３枚のマスクの位置
合せ精度の関係、および反転防止用の電極をエミッタ、
コレクタ領域の端部にオーバーラップさせる必要性か
ら、エミッタ領域のパターンサイズが大きくなって占有
面積が増大する欠点があった。尚、エミッタ電極（１
２）で被う手法は、横型ＰＮＰトランジスタが順方向に
活性動作している場合は有効であるが、例えばスイッチ
ング回路（信号伝達回路）のように、トランジスタを十
分飽和させ、電流が順方向と逆方向に流れるような回路
に使われる場合には、、ベースとエミッタの電位が反転
する状態が存在するために表面反転を助長することにな
って逆効果である。また、エミッタ電極（１２）で全面
を被覆しない構造であっても、エミッタ電極（１２）は
他の素子と接続するためにどうしてもベース領域の上を
横断する必要があり、該エミッタ電極（１２）の下部で
も同様な表面反転が生じる可能性がある。
ル、そして１層目アルミ配線層と、３枚のマスクの位置
合せ精度の関係、および反転防止用の電極をエミッタ、
コレクタ領域の端部にオーバーラップさせる必要性か
ら、エミッタ領域のパターンサイズが大きくなって占有
面積が増大する欠点があった。尚、エミッタ電極（１
２）で被う手法は、横型ＰＮＰトランジスタが順方向に
活性動作している場合は有効であるが、例えばスイッチ
ング回路（信号伝達回路）のように、トランジスタを十
分飽和させ、電流が順方向と逆方向に流れるような回路
に使われる場合には、、ベースとエミッタの電位が反転
する状態が存在するために表面反転を助長することにな
って逆効果である。また、エミッタ電極（１２）で全面
を被覆しない構造であっても、エミッタ電極（１２）は
他の素子と接続するためにどうしてもベース領域の上を
横断する必要があり、該エミッタ電極（１２）の下部で
も同様な表面反転が生じる可能性がある。
【０００７】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、１つ目は、反転防止電極を
ゲートポリシリコン層で形成することにより、アルミ配
線の配線密度を向上できる半導体集積回路を提供するも
のである。２つ目は、ゲート電極の形成と反転防止電極
の形成を同時的に行い、反転防止電極と横型ＰＮＰトラ
ンジスタのエミッタコレクタ電極とをセルフアライン方
式で形成することにより、チップサイズの縮小を図った
半導体集積回路の製造方法を提供するものである。
課題に鑑み成されたもので、１つ目は、反転防止電極を
ゲートポリシリコン層で形成することにより、アルミ配
線の配線密度を向上できる半導体集積回路を提供するも
のである。２つ目は、ゲート電極の形成と反転防止電極
の形成を同時的に行い、反転防止電極と横型ＰＮＰトラ
ンジスタのエミッタコレクタ電極とをセルフアライン方
式で形成することにより、チップサイズの縮小を図った
半導体集積回路の製造方法を提供するものである。
【０００８】
【作用】本発明によれば、ゲートポリシリコン層で反転
防止電極（１７）形成するので、１層目アルミ配線層で
エミッタ電極（１２）を取り出すことができる。また、
エミッタ領域（９）とコレクタ領域（１０）をセルフア
ライン方式で形成するので、横型ＰＮＰトランジスタの
占有面積を縮小できる。
防止電極（１７）形成するので、１層目アルミ配線層で
エミッタ電極（１２）を取り出すことができる。また、
エミッタ領域（９）とコレクタ領域（１０）をセルフア
ライン方式で形成するので、横型ＰＮＰトランジスタの
占有面積を縮小できる。
【０００９】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１は本発明の半導体装置を示すた
めの（Ａ）断面図、（Ｂ）横型ＰＮＰトランジスタの平
面図である。Ｐ型半導体基板（１）の上にエピタキシャ
ル成長法によりＮ型のエピタキシャル層（２）が形成さ
れ、該エピタキシャル層をＰ+型分離領域（４）とＬＯ
ＣＯＳ酸化膜（５）で素子間絶縁する。（３）はＮ+型
埋込層である。
ら詳細に説明する。図１は本発明の半導体装置を示すた
めの（Ａ）断面図、（Ｂ）横型ＰＮＰトランジスタの平
面図である。Ｐ型半導体基板（１）の上にエピタキシャ
ル成長法によりＮ型のエピタキシャル層（２）が形成さ
れ、該エピタキシャル層をＰ+型分離領域（４）とＬＯ
ＣＯＳ酸化膜（５）で素子間絶縁する。（３）はＮ+型
埋込層である。
【００１０】Ｐチャンネル型ＭＯＳＦＥＴは、ＬＯＣＯ
Ｓ酸化膜（５）に囲まれたエピタキシャル層（２）の表
面にゲート酸化膜（６）を形成し、該ゲート酸化膜
（６）の上にポリシリコン材料からなるゲート電極
（７）を形成する。ゲート電極（７）脇のエピタキシャ
ル層（２）表面にはＰ型のソース・ドレイン領域（８）
を形成し、表面をＢＰＳＧ膜（１３）で被覆する。ＢＰ
ＳＧ膜（１３）とゲート酸化膜（６）を貫通するコンタ
クトホールを介して、１層目のアルミ配線層からなるソ
ース・ドレイン電極（１４）がコンタクトする。
Ｓ酸化膜（５）に囲まれたエピタキシャル層（２）の表
面にゲート酸化膜（６）を形成し、該ゲート酸化膜
（６）の上にポリシリコン材料からなるゲート電極
（７）を形成する。ゲート電極（７）脇のエピタキシャ
ル層（２）表面にはＰ型のソース・ドレイン領域（８）
を形成し、表面をＢＰＳＧ膜（１３）で被覆する。ＢＰ
ＳＧ膜（１３）とゲート酸化膜（６）を貫通するコンタ
クトホールを介して、１層目のアルミ配線層からなるソ
ース・ドレイン電極（１４）がコンタクトする。
【００１１】横型ＰＮＰトランジスタは、分離領域
（４）によって分離されたエピタキシャル層（２）をベ
ースとし、該エピタキシャル層（２）の表面にＰ型のエ
ミッタ領域（９）とエミッタ領域（９）を取り囲むＰ型
のコレクタ領域（１０）とを形成する。エピタキシャル
層（２）表面をゲート酸化膜（６）とＢＰＳＧ膜（１
３）で被覆し、ＢＰＳＧ膜（１３）とゲート酸化膜
（６）を貫通するコンタクトホールを介してエミッタ電
極（１２）とコレクタ電極とを配置する。エピタキシャ
ル層（２）表面の他の領域にはＮ+型のベースコンタク
ト領域（１６）を形成し、ベース電極がコンタクトす
る。
（４）によって分離されたエピタキシャル層（２）をベ
ースとし、該エピタキシャル層（２）の表面にＰ型のエ
ミッタ領域（９）とエミッタ領域（９）を取り囲むＰ型
のコレクタ領域（１０）とを形成する。エピタキシャル
層（２）表面をゲート酸化膜（６）とＢＰＳＧ膜（１
３）で被覆し、ＢＰＳＧ膜（１３）とゲート酸化膜
（６）を貫通するコンタクトホールを介してエミッタ電
極（１２）とコレクタ電極とを配置する。エピタキシャ
ル層（２）表面の他の領域にはＮ+型のベースコンタク
ト領域（１６）を形成し、ベース電極がコンタクトす
る。
【００１２】そして、エミッタ領域（９）とコレクタ領
域（１０）との間のベース領域のゲート酸化膜（６）の
上に、ゲート電極材料すなわちポリシリコンからなる反
転防止電極（１７）を形成し、ベースのコンタクトホー
ルの途中まで延在させてベースコンタクト領域とベース
電極との両方にコンタクトさせることによりベースと同
じ電位を与える。反転防止電極（１７）とエミッタ電極
（１２）とは、ＢＰＳＧ膜（１３）により層間絶縁され
ている。エミッタ電極（９）は他の素子または固定電位
と電気接続させるために、ベース領域の上のＢＰＳＧ膜
（１３）の上を横断する。
域（１０）との間のベース領域のゲート酸化膜（６）の
上に、ゲート電極材料すなわちポリシリコンからなる反
転防止電極（１７）を形成し、ベースのコンタクトホー
ルの途中まで延在させてベースコンタクト領域とベース
電極との両方にコンタクトさせることによりベースと同
じ電位を与える。反転防止電極（１７）とエミッタ電極
（１２）とは、ＢＰＳＧ膜（１３）により層間絶縁され
ている。エミッタ電極（９）は他の素子または固定電位
と電気接続させるために、ベース領域の上のＢＰＳＧ膜
（１３）の上を横断する。
【００１３】係る本発明の構造は、反転防止電極（１
７）がベース領域の表面を被うので、反転防止電極（１
７）に印加されたベース電位により、ベース領域表面の
反転を防止することができる。その効果は、ベース電位
がふられてエミッタ電位より高い値になる様な時（トラ
ンジスタのエミッタ・コレクタが反転する逆方向動作の
時）でも、反転防止電極（１７）はベースと等電位であ
るので、常に安定した効果を得ることができる。また、
エミッタ電極（１２）がベース領域表面に与える電位的
な影響が、反転防止電極（１７）の電位によって阻止さ
れるとともに、反転防止電極（１７）の膜厚の分だけエ
ミッタ電極（１２）とベース表面とが距離的に離れるの
で弱くなる。よってベース表面は一層反転しにくい構造
となるエミッタ電極（１２）とベース表面とが距離的に
離れることは、ＢＰＳＧ膜（１３）を薄くできるという
作用をも生む。ゲート酸化膜（６）は元来数百Å程度で
十分薄いので、ＢＰＳＧ膜（１３）を薄くできること
は、ＢＰＳＧ膜（１３）とゲート酸化膜（６）とを貫通
させるコンタクトホールの微細加工に適するものであ
る。
７）がベース領域の表面を被うので、反転防止電極（１
７）に印加されたベース電位により、ベース領域表面の
反転を防止することができる。その効果は、ベース電位
がふられてエミッタ電位より高い値になる様な時（トラ
ンジスタのエミッタ・コレクタが反転する逆方向動作の
時）でも、反転防止電極（１７）はベースと等電位であ
るので、常に安定した効果を得ることができる。また、
エミッタ電極（１２）がベース領域表面に与える電位的
な影響が、反転防止電極（１７）の電位によって阻止さ
れるとともに、反転防止電極（１７）の膜厚の分だけエ
ミッタ電極（１２）とベース表面とが距離的に離れるの
で弱くなる。よってベース表面は一層反転しにくい構造
となるエミッタ電極（１２）とベース表面とが距離的に
離れることは、ＢＰＳＧ膜（１３）を薄くできるという
作用をも生む。ゲート酸化膜（６）は元来数百Å程度で
十分薄いので、ＢＰＳＧ膜（１３）を薄くできること
は、ＢＰＳＧ膜（１３）とゲート酸化膜（６）とを貫通
させるコンタクトホールの微細加工に適するものであ
る。
【００１４】また、ゲ−トポリシリコン層によって反転
防止電極（１７）を形成するので、第１層目アルミ電極
でエミッタ電極（１２）を取り出すことができ、配線密
度を低下させることがない。尚、横型ＰＮＰトランジス
タが上記逆方向動作をしない様な時は、反転防止電極
（１７）に固定電位、例えばＶCC電位を与えてもよい。
防止電極（１７）を形成するので、第１層目アルミ電極
でエミッタ電極（１２）を取り出すことができ、配線密
度を低下させることがない。尚、横型ＰＮＰトランジス
タが上記逆方向動作をしない様な時は、反転防止電極
（１７）に固定電位、例えばＶCC電位を与えてもよい。
【００１５】以下、本発明の製造方法を図２と図３を用
いて説明する。本発明はバイポーラ型トランジスタとＭ
ＯＳ型トランジスタとを混在させたＢＩ−ＭＯＳ集積回
路に関するものである。素子分離のための工程までは従
来と同じである。即ち、Ｐ型半導体基板（１）の上にＮ
+型埋め込み層（３）とＰ+型分離領域（４）を形成する
不純物をド−プした後Ｎ型エピタキシャル層（２）を形
成し、表面にシリコン窒化膜を堆積する。シリコン窒化
膜をパターニングして耐酸化膜を形成し、選択酸化によ
りＬＯＣＯＳ酸化膜（５）を形成する。
いて説明する。本発明はバイポーラ型トランジスタとＭ
ＯＳ型トランジスタとを混在させたＢＩ−ＭＯＳ集積回
路に関するものである。素子分離のための工程までは従
来と同じである。即ち、Ｐ型半導体基板（１）の上にＮ
+型埋め込み層（３）とＰ+型分離領域（４）を形成する
不純物をド−プした後Ｎ型エピタキシャル層（２）を形
成し、表面にシリコン窒化膜を堆積する。シリコン窒化
膜をパターニングして耐酸化膜を形成し、選択酸化によ
りＬＯＣＯＳ酸化膜（５）を形成する。
【００１６】図２（Ａ）を参照して、エピタキシャル層
（２）の表面の酸化膜を一旦除去した後、再度酸化する
ことにより表面に清浄なゲート酸化膜（６）を形成す
る。図２（Ｂ）を参照して、ＣＤＶ法により膜厚０．５
μ程度のポリシリコン層を堆積し、導電性を与えるリン
ド−プを行った後これをパタ−ニングすることにより、
ＭＯＳ型トランジスタのゲート電極（７）と横型ＰＮＰ
トランジスタの反転防止電極（１７）を形成する。本実
施例においては、反転防止電極（１７）をベ−スにコン
タクトさせるためにコレクタ領域（１０）となる領域の
外側にまでゲート酸化膜（６）の上を延在させる。
（２）の表面の酸化膜を一旦除去した後、再度酸化する
ことにより表面に清浄なゲート酸化膜（６）を形成す
る。図２（Ｂ）を参照して、ＣＤＶ法により膜厚０．５
μ程度のポリシリコン層を堆積し、導電性を与えるリン
ド−プを行った後これをパタ−ニングすることにより、
ＭＯＳ型トランジスタのゲート電極（７）と横型ＰＮＰ
トランジスタの反転防止電極（１７）を形成する。本実
施例においては、反転防止電極（１７）をベ−スにコン
タクトさせるためにコレクタ領域（１０）となる領域の
外側にまでゲート酸化膜（６）の上を延在させる。
【００１７】図２（Ｃ）を参照して、ゲート酸化膜
（６）の上にレジストマスク（１８）を形成し、表面か
らボロンをイオン注入する。レジストマスク（１８）は
コレクタ領域（１０）の外側をマスキングするほか、Ｃ
ＭＯＳの他方のトランジスタ、つまりＮチャンネル型Ｍ
ＯＳＦＥＴを形成すべき領域などを被覆する。続いてレ
ジストマスクを変更して、今度はＮチャンネル型ＭＯＳ
トランジスタのＮ+型ソース・ドレイン領域をイオン注
入により形成する。この時、横型ＰＮＰトランジスタの
ベースコンタクト領域も形成すると簡便である。
（６）の上にレジストマスク（１８）を形成し、表面か
らボロンをイオン注入する。レジストマスク（１８）は
コレクタ領域（１０）の外側をマスキングするほか、Ｃ
ＭＯＳの他方のトランジスタ、つまりＮチャンネル型Ｍ
ＯＳＦＥＴを形成すべき領域などを被覆する。続いてレ
ジストマスクを変更して、今度はＮチャンネル型ＭＯＳ
トランジスタのＮ+型ソース・ドレイン領域をイオン注
入により形成する。この時、横型ＰＮＰトランジスタの
ベースコンタクト領域も形成すると簡便である。
【００１８】図３（Ａ）を参照して、基板に熱処理を与
えることによりイオン注入したボロンをアニ−ル、拡散
して、ＭＯＳ型トランジスタのソ−ス・ドレイン領域
（８）と横型ＰＮＰトランジスタのエミッタ・コレクタ
領域（９）（１０）を形成する。ＭＯＳ型トランジスタ
のソース・ドレイン領域（８）がゲート電極（７）に対
してセルフアラインで形成されるのはもちろん、横型Ｐ
ＮＰトランジスタの反転防止電極（１７）とエミッタ・
コレクタ領域（９）（１０）とがセルフアラインにより
形成される。また、エミッタ・コレクタ領域（９）（１
０）はその横方向拡散により反転防止電極（１７）の端
部とオーバーラップする。
えることによりイオン注入したボロンをアニ−ル、拡散
して、ＭＯＳ型トランジスタのソ−ス・ドレイン領域
（８）と横型ＰＮＰトランジスタのエミッタ・コレクタ
領域（９）（１０）を形成する。ＭＯＳ型トランジスタ
のソース・ドレイン領域（８）がゲート電極（７）に対
してセルフアラインで形成されるのはもちろん、横型Ｐ
ＮＰトランジスタの反転防止電極（１７）とエミッタ・
コレクタ領域（９）（１０）とがセルフアラインにより
形成される。また、エミッタ・コレクタ領域（９）（１
０）はその横方向拡散により反転防止電極（１７）の端
部とオーバーラップする。
【００１９】図３（Ｂ）を参照して、ＣＶＤ法によりゲ
ート電極（７）と反転防止電極（１７）の表面を被覆す
る膜厚１．０μ程度のＢＰＳＧ膜（１３）を形成し熱処
理によりこれをフロ−する。図３（Ｃ）を参照して、ホ
トエッチングによりＢＰＳＧ膜（１３）とゲート酸化膜
（６）にコンタクトホールを形成し、熱処理でＢＰＳＧ
膜（１３）をリフロ−する。そしてアルミ材料をスパッ
タ被着し、パタ−ニングを施すことによりエミッタ電極
（１２）、ソ−ス・ドレイン電極（１４）等の各電極を
形成する。エミッタ電極（１２）は、ＢＰＳＧ膜（１
３）の上に、ベースの全表面を被うように形成するか、
または他と電気接続を行うためにベース上を横断するよ
うに延在する。以降は、さらに上層の電極配線の製造工
程に移行する。
ート電極（７）と反転防止電極（１７）の表面を被覆す
る膜厚１．０μ程度のＢＰＳＧ膜（１３）を形成し熱処
理によりこれをフロ−する。図３（Ｃ）を参照して、ホ
トエッチングによりＢＰＳＧ膜（１３）とゲート酸化膜
（６）にコンタクトホールを形成し、熱処理でＢＰＳＧ
膜（１３）をリフロ−する。そしてアルミ材料をスパッ
タ被着し、パタ−ニングを施すことによりエミッタ電極
（１２）、ソ−ス・ドレイン電極（１４）等の各電極を
形成する。エミッタ電極（１２）は、ＢＰＳＧ膜（１
３）の上に、ベースの全表面を被うように形成するか、
または他と電気接続を行うためにベース上を横断するよ
うに延在する。以降は、さらに上層の電極配線の製造工
程に移行する。
【００２０】以上に説明した本発明の製造方法によれ
ば、反転防止電極（１７）とエミッタ・コレクタ領域
（９）（１０）とをセルフアラインにより形成するの
で、両者の位置合わせが不要となり、また反転防止電極
（１７）とエミッタ・コレク領域（９）（１０）とのオ
ーバーラップが横方向拡散により得られるので、エミッ
タ領域（９）の占有面積を縮小することができる。
ば、反転防止電極（１７）とエミッタ・コレクタ領域
（９）（１０）とをセルフアラインにより形成するの
で、両者の位置合わせが不要となり、また反転防止電極
（１７）とエミッタ・コレク領域（９）（１０）とのオ
ーバーラップが横方向拡散により得られるので、エミッ
タ領域（９）の占有面積を縮小することができる。
【００２１】
【発明の効果】以上に説明したとおり、本発明によれ
ば、まず反転防止電極（１７）にベース電位を印加する
と、エミッタ電位とベース電位とが反転するような場合
でも、エミッタ電極（１２）によるベースの表面反転を
防止できる利点を有する。また、反転防止電極（１７）
の膜厚みの分だけエミッタ電極（１２）とベース表面と
を距離的に離すことができるので、ＢＰＳＧ膜（１３）
を薄くして、コンタクトホ−ルの微細加工ができる利点
を有する。
ば、まず反転防止電極（１７）にベース電位を印加する
と、エミッタ電位とベース電位とが反転するような場合
でも、エミッタ電極（１２）によるベースの表面反転を
防止できる利点を有する。また、反転防止電極（１７）
の膜厚みの分だけエミッタ電極（１２）とベース表面と
を距離的に離すことができるので、ＢＰＳＧ膜（１３）
を薄くして、コンタクトホ−ルの微細加工ができる利点
を有する。
【００２２】また、ゲ−トポリシリコンによって反転防
止電極（１７）を形成するので、第１層目アルミ電極で
エミッタ電極を形成することができ、配線密度を低下さ
せることがない利点を有する。さらに、本発明の製造方
法によれば、ＭＯＳ型トランジスタの形成を利用して、
横型ＰＮＰトランジスタの反転防止電極（１７）とエミ
ッタ・コレクタ領域（９）（１０）とをセルフアライン
により形成できるので、エミッタ領域（９）の占有面積
を縮小し、チップサイズを小さくできる利点をも有す
る。
止電極（１７）を形成するので、第１層目アルミ電極で
エミッタ電極を形成することができ、配線密度を低下さ
せることがない利点を有する。さらに、本発明の製造方
法によれば、ＭＯＳ型トランジスタの形成を利用して、
横型ＰＮＰトランジスタの反転防止電極（１７）とエミ
ッタ・コレクタ領域（９）（１０）とをセルフアライン
により形成できるので、エミッタ領域（９）の占有面積
を縮小し、チップサイズを小さくできる利点をも有す
る。
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）
断面図である。
断面図である。
【図２】本発明の製造方法を説明するための断面図であ
る。
る。
【図３】本発明の製造方法を説明するための断面図であ
る。
る。
【図４】従来構造を説明するための断面図である。
Claims (3)
- 【請求項１】 一つの半導体基板の上に横型バイポ−ラ
トランジスタとＭＩＳ型トランジスタとを形成した半導
体集積回路であって、 半導体領域の表面を被覆する前記ＭＩＳ型トランジスタ
のゲート絶縁膜と、 前記ゲート絶縁膜の上に形成した前記ＭＩＳ型トランジ
スタのゲート電極と、 前記ゲート電極に隣接した前記半導体領域の表面に形成
した前記ＭＩＳ型トランジスタのソースドレイン領域
と、 前記半導体領域の他の領域をベースとし、該ベースの表
面に形成した前記横型バイポ−ラトランジスタのエミッ
タ領域と、 前記エミッタ領域の周囲を囲む前記横型バイポ−ラトラ
ンジスタのコレクタ領域とを具備し、 前記エミッタ領域と前記コレクタ領域との間のベースの
上に、絶縁膜を介して前記ゲート電極材料による反転防
止電極を形成したことを特徴とする半導体集積回路装
置。 - 【請求項２】 前記反転防止電極が前記横型バイポ−ラ
トランジスタのベースに電気的に接続されていることを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 半導体領域の表面にＭＩＳ型トランジス
タのゲート絶縁膜を形成する工程、 前記ゲート絶縁膜の上に導電材料を堆積し、これをパタ
ーニングすることにより前記ＭＩＳトランジスタのゲー
ト電極と横型バイポーラトランジスタの反転防止電極を
形成する工程、 前記ゲート電極と反転防止電極をマスクの一部として、
一導電型の不純物をイオン注入することにより前記ＭＩ
Ｓ型トランジスタのソース・ドレイン領域と前記横型バ
イポーラトランジスタのエミッタ領域およびコレクタ領
域を形成する工程、 前記ゲート電極と反転防止電極の上を被覆する層間絶縁
膜を形成する工程、 前記層間絶縁膜にコンタクトホールを形成する工程、 前記層間絶縁膜の上に導電材料を堆積し、これをパター
ニングすることにより、少なくとも前記横型バイポーラ
トランジスタのエミッタ領域にコンタクトし前記エミッ
タ領域と前記コレクタ領域との間の領域の上にまで達す
るエミッタ電極を含む電極配線を形成する工程とを具備
することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18487293A JPH0745731A (ja) | 1993-07-27 | 1993-07-27 | 半導体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18487293A JPH0745731A (ja) | 1993-07-27 | 1993-07-27 | 半導体集積回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745731A true JPH0745731A (ja) | 1995-02-14 |
Family
ID=16160793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18487293A Pending JPH0745731A (ja) | 1993-07-27 | 1993-07-27 | 半導体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09256382A (ja) * | 1996-03-18 | 1997-09-30 | Sadatoshi Kikuchi | 鉄骨柱用の埋込土台 |
-
1993
- 1993-07-27 JP JP18487293A patent/JPH0745731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09256382A (ja) * | 1996-03-18 | 1997-09-30 | Sadatoshi Kikuchi | 鉄骨柱用の埋込土台 |
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