JPH0622274B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0622274B2 JPH0622274B2 JP58204799A JP20479983A JPH0622274B2 JP H0622274 B2 JPH0622274 B2 JP H0622274B2 JP 58204799 A JP58204799 A JP 58204799A JP 20479983 A JP20479983 A JP 20479983A JP H0622274 B2 JPH0622274 B2 JP H0622274B2
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- JP
- Japan
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- region
- type
- semiconductor
- bipolar transistor
- conductivity
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、バイポーラトランジスタと相補型のＭＩＳ
ＦＥＴとを同一基板上に形成する技術に関するもので、
たとえば、同一のシリコン基板上にバイポーラトランジ
スタとＣＭＯＳ素子とを形成する上で有効な技術に関す
るものである。
ＦＥＴとを同一基板上に形成する技術に関するもので、
たとえば、同一のシリコン基板上にバイポーラトランジ
スタとＣＭＯＳ素子とを形成する上で有効な技術に関す
るものである。
［背景技術］ 相補型のＭＩＳＦＥＴを備えた半導体集積回路装置（以
下、ＩＣという）は、動作時間の高速化および消費電力
の低減化という点で優れている反面、他のＩＣを駆動す
るためのドライブ能力が低いという難点がある。
下、ＩＣという）は、動作時間の高速化および消費電力
の低減化という点で優れている反面、他のＩＣを駆動す
るためのドライブ能力が低いという難点がある。
そこで、そのような難点を解決する手法として、同一基
板上に相補型のＭＩＳＦＥＴとバイポーラトランジスタ
とを混在させる方法が知られている(たとえば、特開昭5
4-131887号公報参照)。この種の混在型のＩＣでは、第
１の導電型の半導体基板、たとえばＰ型のシリコン基板
上にエピタキシャル成長させた第２の導電型の半導体
層、たとえばＮ型のシリコン層中に各素子が形成され
る。
板上に相補型のＭＩＳＦＥＴとバイポーラトランジスタ
とを混在させる方法が知られている(たとえば、特開昭5
4-131887号公報参照)。この種の混在型のＩＣでは、第
１の導電型の半導体基板、たとえばＰ型のシリコン基板
上にエピタキシャル成長させた第２の導電型の半導体
層、たとえばＮ型のシリコン層中に各素子が形成され
る。
ところで、前記エピタキシャル成長半導体層について
は、ＭＩＳＦＥＴのドレイン容量を低減し、かついわゆ
るパンチスルーを防止するという観点から、一般に、た
とえば５〜６μｍ程度あるいはそれ以上に厚く形成され
ていた。したがって、混在型のＩＣにおけるバイポーラ
トランジスタの性能、特にしゃ断周波数ｆＴは、バイポ
ーラ素子のみを形成したＩＣに比べて低いものとなり、
動作速度が低減することを本発明者は発見した。
は、ＭＩＳＦＥＴのドレイン容量を低減し、かついわゆ
るパンチスルーを防止するという観点から、一般に、た
とえば５〜６μｍ程度あるいはそれ以上に厚く形成され
ていた。したがって、混在型のＩＣにおけるバイポーラ
トランジスタの性能、特にしゃ断周波数ｆＴは、バイポ
ーラ素子のみを形成したＩＣに比べて低いものとなり、
動作速度が低減することを本発明者は発見した。
一方、この種のＩＣにおいては、各素子の信頼性を向上
するため、バイポーラトランジスタを同一基板上の相補
型のＭＩＳＦＥＴから完全に電気的に分離し、かつ、ラ
ッチアップ耐圧を向上させることが必要であると考えら
れる。
するため、バイポーラトランジスタを同一基板上の相補
型のＭＩＳＦＥＴから完全に電気的に分離し、かつ、ラ
ッチアップ耐圧を向上させることが必要であると考えら
れる。
［発明の目的］ この発明の目的は、バイポーラトランジスタと相補型Ｍ
ＩＳＦＥＴを同一基板上に形成した半導体装置の集積度
を向上する技術を提供することにある。
ＩＳＦＥＴを同一基板上に形成した半導体装置の集積度
を向上する技術を提供することにある。
この発明の他の目的は、パイポーラトランジスタと相補
型のＭＩＳＦＥＴとを同一基板上に有するＩＣにおい
て、バイポーラトランジスタの遮断周波数ｆＴを大きく
し素子の動作速度を高める技術を提供することにある。
型のＭＩＳＦＥＴとを同一基板上に有するＩＣにおい
て、バイポーラトランジスタの遮断周波数ｆＴを大きく
し素子の動作速度を高める技術を提供することにある。
この発明の他の目的は、同様のＩＣにおいて、各素子間
を絶縁物分離領域で完全に分離し、ラッチアップを確実
に防止することができる技術を提供することにある。
を絶縁物分離領域で完全に分離し、ラッチアップを確実
に防止することができる技術を提供することにある。
この発明の他の目的は、同様のＩＣにおいて、耐α線強
度を向上する技術を提供することにある。
度を向上する技術を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
［発明の概要］ ここで開示される発明のうち代表的なものの概要を簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、半導体基板の一面に設けたエピタキシャル成
長半導体層中にバイポーラトランジスタと相補型のＭＩ
ＳＦＥＴとを形成するＩＣにおいて、バイポーラトラン
ジスタが形成される領域のエピタキシャル成長半導体層
と半導体基板との界面部分にバイポーラトランジスタの
コレクタ領域を構成する高濃度半導体領域を設け、Ｎチ
ャネル型のＭＩＳＦＥＴが形成されるＰ型のウエル領域
と半導体基板との界面部分にＰ＋型の高濃度半導体領域
を設け、Ｐチャネル型のＭＩＳＦＥＴが形成されるＮ型
のウエル領域と半導体基板との界面部分にＮ＋型の高濃
度半導体領域を設け、かつこれらの素子が形成される各
領域の境界部分に半導体基板に達する深さの絶縁物分離
領域を設け、さらにバイポーラトランジスタのコレクタ
コンタクト部分が形成される領域とベース領域が形成さ
れる領域との境界部分に前記高濃度半導体領域に達する
深さの分離領域を設け、この分離領域と前記の絶縁物分
離領域とでコレクタ、ベース接合を終端させるものであ
る。
長半導体層中にバイポーラトランジスタと相補型のＭＩ
ＳＦＥＴとを形成するＩＣにおいて、バイポーラトラン
ジスタが形成される領域のエピタキシャル成長半導体層
と半導体基板との界面部分にバイポーラトランジスタの
コレクタ領域を構成する高濃度半導体領域を設け、Ｎチ
ャネル型のＭＩＳＦＥＴが形成されるＰ型のウエル領域
と半導体基板との界面部分にＰ＋型の高濃度半導体領域
を設け、Ｐチャネル型のＭＩＳＦＥＴが形成されるＮ型
のウエル領域と半導体基板との界面部分にＮ＋型の高濃
度半導体領域を設け、かつこれらの素子が形成される各
領域の境界部分に半導体基板に達する深さの絶縁物分離
領域を設け、さらにバイポーラトランジスタのコレクタ
コンタクト部分が形成される領域とベース領域が形成さ
れる領域との境界部分に前記高濃度半導体領域に達する
深さの分離領域を設け、この分離領域と前記の絶縁物分
離領域とでコレクタ、ベース接合を終端させるものであ
る。
［実施例］ 図はこの発明の最も好ましい一実施例を示す断面構造図
である。
である。
Ｐ型のシリコン半導体基板１の一面には、Ｎ−型のエピ
タキシャル成長シリコン半導体層２（前述したとおり、
この半導体層２の厚さは通常のバイポーラ型のＩＣにお
けるエピタキシャル層の厚さに近く、たとえば１〜２μ
ｍ程度である）が形成されるが、その半導体層２には、
Ｎ型のウエル領域３およびＰ型のウエル領域４の形成に
よって不純物が導入されている。これらウエル領域３，
４は相補型のＭＩＳＦＥＴ、たとえばＣＭＯＳ素子を形
成すべき部分である。Ｎ型のウエル領域３にはＰチャネ
ル型のＭＯＳＦＥＴが形成され、もう一方のＰ型のウエ
ル領域４にはＮチャネル型のＭＯＳＦＥＴが形成され
る。また、エピタキシャル成長に先んじて、半導体基板
１の表面のうち、バイポーラトランジスタを形成すべき
部分には、予めアンチモン等のＮ型の不純物が高濃度に
ドープされＮ＋型の不純物半導体領域５が形成されてい
る。このＮ＋型の不純物半導体領域５はバイポーラトラ
ンジスタのコレクタ領域を構成するものである。
タキシャル成長シリコン半導体層２（前述したとおり、
この半導体層２の厚さは通常のバイポーラ型のＩＣにお
けるエピタキシャル層の厚さに近く、たとえば１〜２μ
ｍ程度である）が形成されるが、その半導体層２には、
Ｎ型のウエル領域３およびＰ型のウエル領域４の形成に
よって不純物が導入されている。これらウエル領域３，
４は相補型のＭＩＳＦＥＴ、たとえばＣＭＯＳ素子を形
成すべき部分である。Ｎ型のウエル領域３にはＰチャネ
ル型のＭＯＳＦＥＴが形成され、もう一方のＰ型のウエ
ル領域４にはＮチャネル型のＭＯＳＦＥＴが形成され
る。また、エピタキシャル成長に先んじて、半導体基板
１の表面のうち、バイポーラトランジスタを形成すべき
部分には、予めアンチモン等のＮ型の不純物が高濃度に
ドープされＮ＋型の不純物半導体領域５が形成されてい
る。このＮ＋型の不純物半導体領域５はバイポーラトラ
ンジスタのコレクタ領域を構成するものである。
Ｎ＋型の不純物半導体領域５がある部分、ならびにＮ型
ウエル領域３およびＰ型ウエル領域４の各境界部分には
それぞれ絶縁物分離領域６が形成されている。絶縁物分
離領域６は、溝７とそれを埋める絶縁物８とからなり、
溝７の幅はたとえば３μｍ程度である。また、溝７の深
さはエピタキシャル成長層２を貫き基板１に達してお
り、絶縁物分離領域６はＮ＋型の不純物半導体領域５
（およびその上の領域）、ならびに各ウエル領域３，４
を完全に分離している。溝７の形成については、サイド
エッチングがほとんど生じない反応性イオンエッチング
を用いるのが良い。また、絶縁物８としてはポリシリコ
ンあるいは二酸化シリコン等を用いることができ、特に
溝７の内面に熱酸化による酸化膜９ａを形成することに
よって絶縁を完全にする。絶縁物８としてポリシリコン
を用いる場合、バッファ層としてシリコンナイトライド
(Ｓｉ３Ｎ４)膜９ｂを介在させるのが良い。なお、溝７
および酸化膜９ａを形成した後、化学気相成長法（ＣＶ
Ｄ法）等による絶縁物８の埋込み処理の前に、溝７の底
部にチャンネルストッパとしてＰ＋型の領域（図示せ
ず）をイオン打込みによって形成することもできる。
ウエル領域３およびＰ型ウエル領域４の各境界部分には
それぞれ絶縁物分離領域６が形成されている。絶縁物分
離領域６は、溝７とそれを埋める絶縁物８とからなり、
溝７の幅はたとえば３μｍ程度である。また、溝７の深
さはエピタキシャル成長層２を貫き基板１に達してお
り、絶縁物分離領域６はＮ＋型の不純物半導体領域５
（およびその上の領域）、ならびに各ウエル領域３，４
を完全に分離している。溝７の形成については、サイド
エッチングがほとんど生じない反応性イオンエッチング
を用いるのが良い。また、絶縁物８としてはポリシリコ
ンあるいは二酸化シリコン等を用いることができ、特に
溝７の内面に熱酸化による酸化膜９ａを形成することに
よって絶縁を完全にする。絶縁物８としてポリシリコン
を用いる場合、バッファ層としてシリコンナイトライド
(Ｓｉ３Ｎ４)膜９ｂを介在させるのが良い。なお、溝７
および酸化膜９ａを形成した後、化学気相成長法（ＣＶ
Ｄ法）等による絶縁物８の埋込み処理の前に、溝７の底
部にチャンネルストッパとしてＰ＋型の領域（図示せ
ず）をイオン打込みによって形成することもできる。
以上のようにして分離された各領域には、従来と同様の
技術によって、バイポーラトランジスタ１０、Ｐチャネ
ル型のＭＯＳＦＥＴ１１およびＮチャネル型のＭＯＳＦ
ＥＴ１２がそれぞれ形成されている。バイポーラトラン
ジスタ１０はＮ＋型の不純物半導体領域５からなるコレ
クタ領域のほか、Ｐ型のベース領域１３、Ｎ＋型のエミ
ッタ領域１４を含み、各領域には開口を通して図示しな
い各電極がオーミックコンタクトされている。なおこの
場合、ベース領域１３とＮ＋型のコレクタコンタクト部
分１５とは前記絶縁物分離領域６と同様の構造の分離領
域６０によって分離されており、コレクタ−ベース間の
耐圧の向上が図られている。また、エミッタ領域１４の
上にはポリシリコン層１６が電極下地層として設けら
れ、エミッタのシャロー化が図られている。
技術によって、バイポーラトランジスタ１０、Ｐチャネ
ル型のＭＯＳＦＥＴ１１およびＮチャネル型のＭＯＳＦ
ＥＴ１２がそれぞれ形成されている。バイポーラトラン
ジスタ１０はＮ＋型の不純物半導体領域５からなるコレ
クタ領域のほか、Ｐ型のベース領域１３、Ｎ＋型のエミ
ッタ領域１４を含み、各領域には開口を通して図示しな
い各電極がオーミックコンタクトされている。なおこの
場合、ベース領域１３とＮ＋型のコレクタコンタクト部
分１５とは前記絶縁物分離領域６と同様の構造の分離領
域６０によって分離されており、コレクタ−ベース間の
耐圧の向上が図られている。また、エミッタ領域１４の
上にはポリシリコン層１６が電極下地層として設けら
れ、エミッタのシャロー化が図られている。
一方、ＭＯＳＦＥＴ１１，１２はＰ＋型あるいはＮ＋型
のソースおよびドレインの各領域１７，１８；１９，２
０とゲート電極２１，２２とによってそれぞれ構成され
ている。各ゲート電極２１，２２は厚さ３５ｎｍ程度の
薄いゲート酸化膜（ＳｉＯ２膜）２３上に位置し、下層
のポリシリコン層２１ａ，２２ａと上層のモリブデンシ
リサイド(ＭｏＳｉ２)層２１ｂ，２２ｂとからなる。図
示はしないが、このような各素子の表面には、リンシリ
ケートガラス等のパッシベーション膜が形成され、つい
でそれに所定の穴あけがなされ、アルミニウム等の金属
配線が形成されている。最後にファイナルパッシベーシ
ョン膜を形成し素子を完成させる。
のソースおよびドレインの各領域１７，１８；１９，２
０とゲート電極２１，２２とによってそれぞれ構成され
ている。各ゲート電極２１，２２は厚さ３５ｎｍ程度の
薄いゲート酸化膜（ＳｉＯ２膜）２３上に位置し、下層
のポリシリコン層２１ａ，２２ａと上層のモリブデンシ
リサイド(ＭｏＳｉ２)層２１ｂ，２２ｂとからなる。図
示はしないが、このような各素子の表面には、リンシリ
ケートガラス等のパッシベーション膜が形成され、つい
でそれに所定の穴あけがなされ、アルミニウム等の金属
配線が形成されている。最後にファイナルパッシベーシ
ョン膜を形成し素子を完成させる。
この方法によれば、エピタキシャル成長半導体層２を薄
く形成でき、バイポトーラランジスタのｆＴを大きくで
き、高速化できると同時に、Ｕ溝を形成しているため素
子分離が完全となり、ラッチアップを防止できるととも
に集積度が向上する。
く形成でき、バイポトーラランジスタのｆＴを大きくで
き、高速化できると同時に、Ｕ溝を形成しているため素
子分離が完全となり、ラッチアップを防止できるととも
に集積度が向上する。
以上説明した実施例では、主として、バイポーラトラン
ジスタ１０の性能向上の方に主眼をおいた例を示した
が、図中二点鎖線で示すように、Ｎ型ウエル領域３の下
部、つまり基板１とエピタキシャル層２との界面部分に
Ｎ＋型の高濃度な不純物半導体領域５０およびＰ＋型の
高濃度な不純物半導体領域４０を形成するようにするこ
とができる。この高濃度な領域５０はバイポーラトラン
ジスタ部分における前記Ｎ＋型の領域５と同時に、ま
た、領域４０は領域５および５０とセルフアラインに形
成すれば良く、マスクを変えるだけで新たなマスクを追
加することなく容易に形成することができる。そうすれ
ば、Ｐ、Ｎ両チャネル型のＭＯＳＦＥＴがいわゆる退化
構造を有することになり、α線耐量を増し、α線による
ソフトエラー等を防止しＩＣの信頼性を増すことができ
る。
ジスタ１０の性能向上の方に主眼をおいた例を示した
が、図中二点鎖線で示すように、Ｎ型ウエル領域３の下
部、つまり基板１とエピタキシャル層２との界面部分に
Ｎ＋型の高濃度な不純物半導体領域５０およびＰ＋型の
高濃度な不純物半導体領域４０を形成するようにするこ
とができる。この高濃度な領域５０はバイポーラトラン
ジスタ部分における前記Ｎ＋型の領域５と同時に、ま
た、領域４０は領域５および５０とセルフアラインに形
成すれば良く、マスクを変えるだけで新たなマスクを追
加することなく容易に形成することができる。そうすれ
ば、Ｐ、Ｎ両チャネル型のＭＯＳＦＥＴがいわゆる退化
構造を有することになり、α線耐量を増し、α線による
ソフトエラー等を防止しＩＣの信頼性を増すことができ
る。
［効 果］ バイポーラトランジスタのエピタキシャル成長半導体
層２を薄く形成でき、ｆＴが高まるため高速動作が向上
する。
層２を薄く形成でき、ｆＴが高まるため高速動作が向上
する。
各素子間を絶縁物分離領域によって完全に分離してい
るので、ラッチアップを確実に防ぐことができる。しか
もまた、絶縁物分離領域を溝埋込み構造としているの
で、その部分の占有面積をを低減することができ、集積
度をも大幅に向上することができる。
るので、ラッチアップを確実に防ぐことができる。しか
もまた、絶縁物分離領域を溝埋込み構造としているの
で、その部分の占有面積をを低減することができ、集積
度をも大幅に向上することができる。
Ｎ型ウエル領域の下部にＮ＋型の高濃度な不純物半導
体領域を、また、Ｐ型ウエル領域の下部にＰ＋型の高濃
度な不純物半導体領域を設け、いわゆる退化構造をとっ
ているので、耐α線の強度が向上し、信頼性の高いデバ
イスを得ることができる。また、同構造によってラッチ
アップも向上する。
体領域を、また、Ｐ型ウエル領域の下部にＰ＋型の高濃
度な不純物半導体領域を設け、いわゆる退化構造をとっ
ているので、耐α線の強度が向上し、信頼性の高いデバ
イスを得ることができる。また、同構造によってラッチ
アップも向上する。
分離領域と絶縁物分離領域とでバイポーラトランジス
タのコレクタ、ベース接合を終端させることにより、そ
の耐圧を向上させることができる。
タのコレクタ、ベース接合を終端させることにより、そ
の耐圧を向上させることができる。
以上この発明を実施例に基づき具体的に説明したが、こ
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、モリブデンシリサイド２１ｂ，２
２ｂは他のシリサイド(白金シリサイド等)であっても良
い。
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、モリブデンシリサイド２１ｂ，２
２ｂは他のシリサイド(白金シリサイド等)であっても良
い。
添付図面はこの発明の一実施例を示す断面構造図であ
る。 １……半導体基板、２……エピタキシャル成長半導体
層、３……Ｎ型ウエル領域、４……Ｐ型ウエル領域、４
０……Ｐ＋型の高濃度な不純物半導体領域、５，５０…
…Ｎ＋型の高濃度な不純物半導体領域、６，６０……絶
縁物分離領域、７……溝、８……絶縁物、９ａ……酸化
膜、９ｂ……シリコンナイトライド(Ｓｉ３Ｎ４)膜、１
０……バイポーラトランジスタ、１１……Ｐチャネル型
のＭＩＳＦＥＴ(ＭＯＳＦＥＴ)、１２……Ｎチャネル型
のＭＩＳＦＥＴ(ＭＯＳＦＥＴ)、１３……Ｐ型ベース領
域、１４……エミッタ領域、１５……Ｎ型コレクタコン
タクト部、１６……ポリシリコン層、１７，１８……Ｐ
＋型ソース，ドレイン層、１９，２０……Ｎ＋型ソー
ス，ドレイン層、２１，２２……ゲート電極、２１ａ，
２２ａ……ポリシリコン層、２１ｂ，２２ｂ……モリブ
デンシリサイド層。
る。 １……半導体基板、２……エピタキシャル成長半導体
層、３……Ｎ型ウエル領域、４……Ｐ型ウエル領域、４
０……Ｐ＋型の高濃度な不純物半導体領域、５，５０…
…Ｎ＋型の高濃度な不純物半導体領域、６，６０……絶
縁物分離領域、７……溝、８……絶縁物、９ａ……酸化
膜、９ｂ……シリコンナイトライド(Ｓｉ３Ｎ４)膜、１
０……バイポーラトランジスタ、１１……Ｐチャネル型
のＭＩＳＦＥＴ(ＭＯＳＦＥＴ)、１２……Ｎチャネル型
のＭＩＳＦＥＴ(ＭＯＳＦＥＴ)、１３……Ｐ型ベース領
域、１４……エミッタ領域、１５……Ｎ型コレクタコン
タクト部、１６……ポリシリコン層、１７，１８……Ｐ
＋型ソース，ドレイン層、１９，２０……Ｎ＋型ソー
ス，ドレイン層、２１，２２……ゲート電極、２１ａ，
２２ａ……ポリシリコン層、２１ｂ，２２ｂ……モリブ
デンシリサイド層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 中島 伸治 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 荻上 勝己 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭56−169359（ＪＰ，Ａ) 特開 昭57−180146（ＪＰ，Ａ) 特開 昭57−204144（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の半導体基板の一面にそれと逆
導電型の第２導電型のエピタキシャル成長半導体層を設
け、このエピタキシャル成長半導体層中にバイポーラト
ランジスタと相補型のＭＩＳＦＥＴとを形成した半導体
集積回路装置において、前記バイポーラトランジスタが
形成される領域の前記エピタキシャル成長半導体層と前
記半導体基板との界面部分に前記バイポーラトランジス
タのコレクタ領域を構成する第２導電型の高濃度半導体
領域を設け、前記相補型のＭＩＳＦＥＴを形成する領域
の前記エピタキシャル成長半導体層のうち、第２導電型
のＭＩＳＦＥＴが形成される第１導電型のウエル領域と
前記半導体基板との界面部分に第１導電型の高濃度半導
体領域を設け、第１導電型のＭＩＳＦＥＴが形成される
第２導電型のウエル領域と前記半導体基板との界面部分
に第２導電型の高濃度半導体領域を設け、かつ前記バイ
ポーラトランジスタが形成される領域、前記第１導電型
のＭＩＳＦＥＴが形成される領域、前記第２導電型のＭ
ＩＳＦＥＴが形成される領域のそれぞれの境界部分に前
記高濃度半導体領域を貫いて前記半導体基板に達するよ
うな深さをもつ溝とこの溝を埋める絶縁物とからなる絶
縁物分離領域を設け、さらに前記バイポーラトランジス
タが形成される領域のうち、コレクタコンタクト部分が
形成される領域とベース領域が形成される領域との境界
部分に前記高濃度半導体領域に達するような深さをもつ
溝とこの溝を埋める絶縁物とからなる分離領域を設け、
前記分離領域と前記絶縁物分離領域とでコレクタ、ベー
ス接合を終端させたことを特徴とする半導体集積回路装
置。 - 【請求項２】前記エピタキシャル成長半導体層は、厚さ
１〜２μｍ程度である特許請求の範囲第１項に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204799A JPH0622274B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204799A JPH0622274B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097661A JPS6097661A (ja) | 1985-05-31 |
| JPH0622274B2 true JPH0622274B2 (ja) | 1994-03-23 |
Family
ID=16496548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204799A Expired - Lifetime JPH0622274B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622274B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
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| JPS57180146A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Formation of elements isolation region |
-
1983
- 1983-11-02 JP JP58204799A patent/JPH0622274B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097661A (ja) | 1985-05-31 |
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