JPH0745816A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0745816A JPH0745816A JP5184859A JP18485993A JPH0745816A JP H0745816 A JPH0745816 A JP H0745816A JP 5184859 A JP5184859 A JP 5184859A JP 18485993 A JP18485993 A JP 18485993A JP H0745816 A JPH0745816 A JP H0745816A
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- wiring layer
- opening
- substrate
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Abstract
(57)【要約】
【目的】ＧａＡｓ基板上にＨＥＭＴのゲート電極を形成
する際、構造が安定で、耐熱性が高く、信頼性が高いゲ
ート電極を実現する。 【構成】ＨＥＭＴのゲート電極を形成する際、リセスエ
ッチング後に絶縁体層１６を堆積し、この上に第１のレ
ジストパターン１７を形成して絶縁体層に開口部１８を
形成し、第１のレジストパターンを除去した後に全面に
第１の金属配線層１９ａを堆積させ、さらに、この上に
第２のレジストパターン２０を形成し、全面に第２の金
属配線層１９ｂを堆積した後に第２のレジストパターン
およびその上の第２の金属配線層をリフトオフし、さら
に、第１の金属配線層の露出部を選択ドライエッチング
法によりエッチオフすることを特徴とする。
する際、構造が安定で、耐熱性が高く、信頼性が高いゲ
ート電極を実現する。 【構成】ＨＥＭＴのゲート電極を形成する際、リセスエ
ッチング後に絶縁体層１６を堆積し、この上に第１のレ
ジストパターン１７を形成して絶縁体層に開口部１８を
形成し、第１のレジストパターンを除去した後に全面に
第１の金属配線層１９ａを堆積させ、さらに、この上に
第２のレジストパターン２０を形成し、全面に第２の金
属配線層１９ｂを堆積した後に第２のレジストパターン
およびその上の第２の金属配線層をリフトオフし、さら
に、第１の金属配線層の露出部を選択ドライエッチング
法によりエッチオフすることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法、特にＧａＡｓ基板上に形成されるヘムト素子
（ＨＥＭＴ；High Electron Mobility Transistor ）お
よびそのゲート電極の形成方法に関する。
製造方法、特にＧａＡｓ基板上に形成されるヘムト素子
（ＨＥＭＴ；High Electron Mobility Transistor ）お
よびそのゲート電極の形成方法に関する。
【０００２】
【従来の技術】図５（ａ）乃至（ｅ）は、ＨＥＭＴのゲ
ート電極を形成するための従来考えられている方法の主
要工程における基板断面構造を示している。まず、図５
（ａ）に示すように、ＧａＡｓ基板５０上に感度の異な
る二層のポジティブ型の電子ビームレジスト５１、５２
を塗布する。
ート電極を形成するための従来考えられている方法の主
要工程における基板断面構造を示している。まず、図５
（ａ）に示すように、ＧａＡｓ基板５０上に感度の異な
る二層のポジティブ型の電子ビームレジスト５１、５２
を塗布する。
【０００３】次に、図５（ｂ）に示すように、上記２層
の電子ビームレジスト５１、５２に対して電子ビームに
よる直接露光を行う。ここで、斜線領域は感光部であ
る。次に、図５（ｃ）に示すように、上記電子ビームレ
ジスト５１、５２を現像し、その一部に断面Ｔ型の開口
部５３を形成する。
の電子ビームレジスト５１、５２に対して電子ビームに
よる直接露光を行う。ここで、斜線領域は感光部であ
る。次に、図５（ｃ）に示すように、上記電子ビームレ
ジスト５１、５２を現像し、その一部に断面Ｔ型の開口
部５３を形成する。
【０００４】次に、図５（ｄ）に示すように、上記開口
部５３を通してリン酸系の液を用いてリセスエッチング
を行い、基板表面に溝を形成する。この後、基板上の全
面にゲート電極用の金属配線層５４を堆積させる。
部５３を通してリン酸系の液を用いてリセスエッチング
を行い、基板表面に溝を形成する。この後、基板上の全
面にゲート電極用の金属配線層５４を堆積させる。
【０００５】次に、図５（ｅ）に示すように、上記金属
配線層５４のうちで前記開口部５３内に堆積されている
部分（ＨＥＭＴのＴ型ゲート電極となる部分）を残し、
前記電子ビームレジスト５１、５２およびその上の不要
な金属配線層５４をリフトオフ法により除去する。
配線層５４のうちで前記開口部５３内に堆積されている
部分（ＨＥＭＴのＴ型ゲート電極となる部分）を残し、
前記電子ビームレジスト５１、５２およびその上の不要
な金属配線層５４をリフトオフ法により除去する。
【０００６】ところで、前記ゲート電極の耐熱性を高め
るために、ゲート電極用の金属配線層５４として比較的
高融点を有する金属（例えばＴｉＷ）を用いることが考
えられる。
るために、ゲート電極用の金属配線層５４として比較的
高融点を有する金属（例えばＴｉＷ）を用いることが考
えられる。
【０００７】しかし、上記したように電子ビームレジス
ト５１、５２上に配線層５４を堆積させると、電子ビー
ムレジスト５１、５２が変質し、そのリフトオフが困難
になる。また、上記したように形成されたＴ型ゲート電
極は、そのＴ型の水平部分が基板から遊離しているので
構造が不安定であり、倒れ易い。
ト５１、５２上に配線層５４を堆積させると、電子ビー
ムレジスト５１、５２が変質し、そのリフトオフが困難
になる。また、上記したように形成されたＴ型ゲート電
極は、そのＴ型の水平部分が基板から遊離しているので
構造が不安定であり、倒れ易い。
【０００８】
【発明が解決しようとする課題】上記したように従来の
ＨＥＭＴのＴ型ゲート電極は、構造が不安定であり、耐
熱性が高いＴ型ゲート電極を形成する際に電子ビームレ
ジストのリフトオフが困難であるという問題があった。
ＨＥＭＴのＴ型ゲート電極は、構造が不安定であり、耐
熱性が高いＴ型ゲート電極を形成する際に電子ビームレ
ジストのリフトオフが困難であるという問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、ＨＥＭＴのゲート電極として、構造の安定
化、高耐熱性、高信頼性を実現し得る半導体装置を提供
することを目的とする。
たもので、ＨＥＭＴのゲート電極として、構造の安定
化、高耐熱性、高信頼性を実現し得る半導体装置を提供
することを目的とする。
【００１０】また、本発明は、構造が安定で、耐熱性が
高く、信頼性が高いゲート電極を有するＨＥＭＴを実現
し得る半導体装置の製造方法を提供することを目的とす
る。また、本発明の他の目的は、ＨＥＭＴのゲート電極
を形成する際、ゲート電極の下部電極形成用の金属配線
層の露出部を選択ドライエッチング法によりエッチオフ
する時に下層の絶縁体層がエッチングされないように
し、ＨＥＭＴの信頼性の低下を防止し得る半導体装置の
製造方法を提供することにある。
高く、信頼性が高いゲート電極を有するＨＥＭＴを実現
し得る半導体装置の製造方法を提供することを目的とす
る。また、本発明の他の目的は、ＨＥＭＴのゲート電極
を形成する際、ゲート電極の下部電極形成用の金属配線
層の露出部を選択ドライエッチング法によりエッチオフ
する時に下層の絶縁体層がエッチングされないように
し、ＨＥＭＴの信頼性の低下を防止し得る半導体装置の
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
表面にＨＥＭＴのゲート形成用の溝が形成されたＧａＡ
ｓ基板と、上記溝の内部およびこれに連なる前記ＧａＡ
ｓ基板の表面の一部の上面に堆積され、上記溝の中央部
付近に対応する部分が開口された絶縁膜と、この絶縁膜
の上面および上記絶縁膜の開口部の内部を覆うように比
較的高融点を有する第１の金属膜および比較的低融点を
有する第２の金属膜の順に形成され、前記溝の上部を覆
う所定の大きさにパターニングされたＨＥＭＴ用のゲー
ト電極とを具備することを特徴とする。
表面にＨＥＭＴのゲート形成用の溝が形成されたＧａＡ
ｓ基板と、上記溝の内部およびこれに連なる前記ＧａＡ
ｓ基板の表面の一部の上面に堆積され、上記溝の中央部
付近に対応する部分が開口された絶縁膜と、この絶縁膜
の上面および上記絶縁膜の開口部の内部を覆うように比
較的高融点を有する第１の金属膜および比較的低融点を
有する第２の金属膜の順に形成され、前記溝の上部を覆
う所定の大きさにパターニングされたＨＥＭＴ用のゲー
ト電極とを具備することを特徴とする。
【００１２】また、本発明の半導体装置の製造方法は、
ＧａＡｓ基板の表面の一部をエッチングしてＨＥＭＴの
ゲート形成用の溝部を形成する工程と、前記基板上の全
面に絶縁体層を堆積する工程と、前記基板上に前記溝部
より小さな開口部を有する第１のレジストパターンを形
成する工程と、上記第１のレジストパターンをマスクと
して前記絶縁体層をエッチングし、前記溝部の底面の一
部を露出させるように開口部を形成する工程と、前記第
１のレジストパターンを除去する工程と、前記基板上の
全面に比較的高融点を持つ第１の金属配線層を堆積する
工程と、前記基板上に前記絶縁体層の開口部上でそれよ
り大きな開口部を有する第２のレジストパターンを形成
する工程と、前記基板上の全面に比較的低融点を持つ第
２の金属配線層を堆積する工程と、前記第２のレジスト
パターンおよびその上の第２の金属配線層をリフトオフ
法により除去することにより、前記絶縁体層の開口部内
および前記第２のレジストパターンの開口部内に形成さ
れている第１の金属配線層および第２の金属配線層から
なるＨＥＭＴのゲート電極となる部分を残す工程と、上
記ＨＥＭＴのゲート電極をマスクとし、前記第１の金属
配線層の露出部を選択ドライエッチング法によりエッチ
オフする工程とを具備することを特徴とする。
ＧａＡｓ基板の表面の一部をエッチングしてＨＥＭＴの
ゲート形成用の溝部を形成する工程と、前記基板上の全
面に絶縁体層を堆積する工程と、前記基板上に前記溝部
より小さな開口部を有する第１のレジストパターンを形
成する工程と、上記第１のレジストパターンをマスクと
して前記絶縁体層をエッチングし、前記溝部の底面の一
部を露出させるように開口部を形成する工程と、前記第
１のレジストパターンを除去する工程と、前記基板上の
全面に比較的高融点を持つ第１の金属配線層を堆積する
工程と、前記基板上に前記絶縁体層の開口部上でそれよ
り大きな開口部を有する第２のレジストパターンを形成
する工程と、前記基板上の全面に比較的低融点を持つ第
２の金属配線層を堆積する工程と、前記第２のレジスト
パターンおよびその上の第２の金属配線層をリフトオフ
法により除去することにより、前記絶縁体層の開口部内
および前記第２のレジストパターンの開口部内に形成さ
れている第１の金属配線層および第２の金属配線層から
なるＨＥＭＴのゲート電極となる部分を残す工程と、上
記ＨＥＭＴのゲート電極をマスクとし、前記第１の金属
配線層の露出部を選択ドライエッチング法によりエッチ
オフする工程とを具備することを特徴とする。
【００１３】また、本発明の半導体装置の製造方法は、
ＧａＡｓ基板の表面の一部をエッチングしてＨＥＭＴの
ゲート形成用の溝部を形成する工程と、前記基板上の全
面に絶縁体層を堆積する工程と、前記基板上に前記溝部
より小さな開口部を有する第１のレジストパターンを形
成する工程と、上記第１のレジストパターンをマスクと
して前記絶縁体層をエッチングし、前記溝部の底面の一
部を露出させるように開口部を形成する工程と、前記基
板上の全面に比較的高融点を持つ第１の金属配線層を堆
積する工程と、前記基板上に前記絶縁体層の開口部上で
それより大きな開口部を有する第２のレジストパターン
を形成する工程と、前記基板上の全面に比較的低融点を
持つ第２の金属配線層を堆積する工程と、前記第２のレ
ジストパターンおよびその上の第２の金属配線層をリフ
トオフ法により除去することにより、前記絶縁体層の開
口部内および前記第２のレジストパターンの開口部内に
形成されている第１の金属配線層および第２の金属配線
層からなるＨＥＭＴのゲート電極となる部分を残す工程
と、上記ＨＥＭＴのゲート電極をマスクとし、前記第１
の金属配線層の露出部を選択ドライエッチング法により
エッチオフする工程と、前記第１のレジストパターンを
除去する工程とを具備することを特徴とする。
ＧａＡｓ基板の表面の一部をエッチングしてＨＥＭＴの
ゲート形成用の溝部を形成する工程と、前記基板上の全
面に絶縁体層を堆積する工程と、前記基板上に前記溝部
より小さな開口部を有する第１のレジストパターンを形
成する工程と、上記第１のレジストパターンをマスクと
して前記絶縁体層をエッチングし、前記溝部の底面の一
部を露出させるように開口部を形成する工程と、前記基
板上の全面に比較的高融点を持つ第１の金属配線層を堆
積する工程と、前記基板上に前記絶縁体層の開口部上で
それより大きな開口部を有する第２のレジストパターン
を形成する工程と、前記基板上の全面に比較的低融点を
持つ第２の金属配線層を堆積する工程と、前記第２のレ
ジストパターンおよびその上の第２の金属配線層をリフ
トオフ法により除去することにより、前記絶縁体層の開
口部内および前記第２のレジストパターンの開口部内に
形成されている第１の金属配線層および第２の金属配線
層からなるＨＥＭＴのゲート電極となる部分を残す工程
と、上記ＨＥＭＴのゲート電極をマスクとし、前記第１
の金属配線層の露出部を選択ドライエッチング法により
エッチオフする工程と、前記第１のレジストパターンを
除去する工程とを具備することを特徴とする。
【００１４】
【作用】本発明の半導体装置によれば、ＨＥＭＴのゲー
ト電極は、比較的高融点を有する第１の金属膜および比
較的低融点を有する第２の金属膜の順に形成され、高耐
熱性を有するので、熱処理時に、比較的低融点を持つ第
２の金属膜が基板に拡散することを防止することが可能
になっている。
ト電極は、比較的高融点を有する第１の金属膜および比
較的低融点を有する第２の金属膜の順に形成され、高耐
熱性を有するので、熱処理時に、比較的低融点を持つ第
２の金属膜が基板に拡散することを防止することが可能
になっている。
【００１５】また、ＨＥＭＴのゲート電極が絶縁膜によ
り支持されているので、構造の安定化、高耐熱性、高信
頼性を実現することが可能になっている。また、本発明
の製造方法においては、ＨＥＭＴのゲート電極を形成す
る際、ゲート形成用の溝部を含む基板上全面に絶縁体層
を堆積し、この上に第１のレジストパターンを形成して
絶縁体層に開口部を形成し、上記第１のレジストパター
ンを除去した後に、全面に第１の金属配線層を堆積し、
さらに、この上に第２のレジストパターンを形成した後
に全面に第２の金属配線層を堆積する。そして、この後
に前記第２のレジストパターンおよびその上の第２の金
属配線層をリフトオフし、さらに、第１の金属配線層の
露出部を選択ドライエッチング法によりエッチオフする
ものである。
り支持されているので、構造の安定化、高耐熱性、高信
頼性を実現することが可能になっている。また、本発明
の製造方法においては、ＨＥＭＴのゲート電極を形成す
る際、ゲート形成用の溝部を含む基板上全面に絶縁体層
を堆積し、この上に第１のレジストパターンを形成して
絶縁体層に開口部を形成し、上記第１のレジストパター
ンを除去した後に、全面に第１の金属配線層を堆積し、
さらに、この上に第２のレジストパターンを形成した後
に全面に第２の金属配線層を堆積する。そして、この後
に前記第２のレジストパターンおよびその上の第２の金
属配線層をリフトオフし、さらに、第１の金属配線層の
露出部を選択ドライエッチング法によりエッチオフする
ものである。
【００１６】従って、構造が安定で、耐熱性が高く、信
頼性が高いゲート電極を有するＨＥＭＴを実現すること
が可能である。また、本発明の製造方法においては、Ｈ
ＥＭＴのゲート電極を形成する際、ゲート形成用の溝部
を含む基板上全面に絶縁体層を堆積し、この上に第１の
レジストパターンを形成して絶縁体層に開口部を形成
し、全面に第１の金属配線層を堆積し、さらに、この上
に第２のレジストパターンを形成した後に全面に第２の
金属配線層を堆積する。そして、この後に前記第２のレ
ジストパターンおよびその上の第２の金属配線層をリフ
トオフし、さらに、第１の金属配線層の露出部を選択ド
ライエッチング法によりエッチオフした後に前記第１の
レジストパターンを除去するものである。
頼性が高いゲート電極を有するＨＥＭＴを実現すること
が可能である。また、本発明の製造方法においては、Ｈ
ＥＭＴのゲート電極を形成する際、ゲート形成用の溝部
を含む基板上全面に絶縁体層を堆積し、この上に第１の
レジストパターンを形成して絶縁体層に開口部を形成
し、全面に第１の金属配線層を堆積し、さらに、この上
に第２のレジストパターンを形成した後に全面に第２の
金属配線層を堆積する。そして、この後に前記第２のレ
ジストパターンおよびその上の第２の金属配線層をリフ
トオフし、さらに、第１の金属配線層の露出部を選択ド
ライエッチング法によりエッチオフした後に前記第１の
レジストパターンを除去するものである。
【００１７】従って、第１の金属配線層の露出部を選択
ドライエッチング法によりエッチオフする時に、下層の
絶縁体層との間に第１の電子ビームレジストパターンが
存在するので、第１の金属配線層と下層の絶縁体層との
エッチング選択比が大きくなり、下層の絶縁体層がエッ
チングされなくなる。これにより、プロセスマージンを
増やし、ＨＥＭＴのゲートの信頼性を向上させることが
可能になった。
ドライエッチング法によりエッチオフする時に、下層の
絶縁体層との間に第１の電子ビームレジストパターンが
存在するので、第１の金属配線層と下層の絶縁体層との
エッチング選択比が大きくなり、下層の絶縁体層がエッ
チングされなくなる。これにより、プロセスマージンを
増やし、ＨＥＭＴのゲートの信頼性を向上させることが
可能になった。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｅ）および図２（ａ）乃
至（ｃ）は、本発明の第１実施例に係るＧａＡｓ基板上
にＨＥＭＴのゲート電極を形成するための方法の主要工
程における基板の断面構造を示している。
に説明する。図１（ａ）乃至（ｅ）および図２（ａ）乃
至（ｃ）は、本発明の第１実施例に係るＧａＡｓ基板上
にＨＥＭＴのゲート電極を形成するための方法の主要工
程における基板の断面構造を示している。
【００１９】まず、図１（ａ）に示すように、表層部に
二次電子供給用エピタキシャル層１２、キャップ・エピ
タキシャル層１３が順次形成されたＧａＡｓ基板１０を
用意する。ここで、二次電子供給用エピタキシャル層１
２は、ＳｉがドープされたＮ型のＡｌＧａＡｓ層（不純
物濃度が１×１０18ｃｍ-3程度、厚さが３０ｎｍ程度）
であり、キャップ・エピタキシャル層１３は、Ｓｉがド
ープされたＮ型のＧａＡｓ層（不純物濃度が３×１０18
ｃｍ-3程度、厚さが５０ｎｍ程度）である。
二次電子供給用エピタキシャル層１２、キャップ・エピ
タキシャル層１３が順次形成されたＧａＡｓ基板１０を
用意する。ここで、二次電子供給用エピタキシャル層１
２は、ＳｉがドープされたＮ型のＡｌＧａＡｓ層（不純
物濃度が１×１０18ｃｍ-3程度、厚さが３０ｎｍ程度）
であり、キャップ・エピタキシャル層１３は、Ｓｉがド
ープされたＮ型のＧａＡｓ層（不純物濃度が３×１０18
ｃｍ-3程度、厚さが５０ｎｍ程度）である。
【００２０】次に、基板１０上全面に、例えばフォトレ
ジスト１４を塗布した後、ＨＥＭＴのゲート電極形成予
定位置に第１の開口部（開口幅が例えば０．５μｍ）を
形成することにより、リセスエッチング工程用のエッチ
ングマスクとなるフォトレジストパターンを残存させ
る。
ジスト１４を塗布した後、ＨＥＭＴのゲート電極形成予
定位置に第１の開口部（開口幅が例えば０．５μｍ）を
形成することにより、リセスエッチング工程用のエッチ
ングマスクとなるフォトレジストパターンを残存させ
る。
【００２１】次に、図１（ｂ）に示すように、例えば平
行平板型ＲＩＥ装置により、エッチングガスとして例え
ばＳＦ6 およびＳｉＣｌ4 を用いる。）を用いた選択ド
ライエッチングにより、上記フォトレジストパターンを
エッチングマスクとし、基板表面の一部をエッチングし
て溝（リセス部）１５を形成する。この場合、前記Ｇａ
Ａｓ層１３／ＡｌＧａＡｓ層１２のエッチング選択比が
高い（２００程度）ので、ＡｌＧａＡｓ層１２でエッチ
ングが停止する。
行平板型ＲＩＥ装置により、エッチングガスとして例え
ばＳＦ6 およびＳｉＣｌ4 を用いる。）を用いた選択ド
ライエッチングにより、上記フォトレジストパターンを
エッチングマスクとし、基板表面の一部をエッチングし
て溝（リセス部）１５を形成する。この場合、前記Ｇａ
Ａｓ層１３／ＡｌＧａＡｓ層１２のエッチング選択比が
高い（２００程度）ので、ＡｌＧａＡｓ層１２でエッチ
ングが停止する。
【００２２】次に、前記フォトレジストパターンを除去
した後、図１（ｃ）に示すように、基板上全面に無機絶
縁膜（例えばプラズマＳｉＮ膜）からなる絶縁体層１６
を１００ｎｍ程度堆積する。この絶縁体層１６は、後述
する電子ビームレジストパターン形成のための電子ビー
ムから下層を保護するためのストッパー層として作用す
る。
した後、図１（ｃ）に示すように、基板上全面に無機絶
縁膜（例えばプラズマＳｉＮ膜）からなる絶縁体層１６
を１００ｎｍ程度堆積する。この絶縁体層１６は、後述
する電子ビームレジストパターン形成のための電子ビー
ムから下層を保護するためのストッパー層として作用す
る。
【００２３】次に、基板上全面にポジティブ型の第１の
電子ビームレジスト１７を塗布し、ベーキングを行った
後、電子ビームによる露光を行う。次に、上記電子ビー
ム露光後のレジストを現像し、水洗、乾燥を行い、その
一部（溝１５の一部に対応する部分）に微細な第２の開
口部（開口幅が例えば０．１μｍ）を形成することによ
り、第１の電子ビームレジストパターンを残存させる。
電子ビームレジスト１７を塗布し、ベーキングを行った
後、電子ビームによる露光を行う。次に、上記電子ビー
ム露光後のレジストを現像し、水洗、乾燥を行い、その
一部（溝１５の一部に対応する部分）に微細な第２の開
口部（開口幅が例えば０．１μｍ）を形成することによ
り、第１の電子ビームレジストパターンを残存させる。
【００２４】次に、図１（ｄ）に示すように、ＲＩＥ
（エッチングガスとして例えばＣＦ4およびＯ2 を用い
る。）による選択ドライエッチングにより、上記第１の
電子ビームレジストパターンをエッチングマスクとして
前記絶縁体層１６の一部をエッチングし、前記溝１５の
底面の一部を露出させるように開口部１８を形成する。
この場合、前記絶縁体１６／ＧａＡｓ層１２のエッチン
グ選択比が高いので、ＧａＡｓ層１２でエッチングが停
止する。
（エッチングガスとして例えばＣＦ4およびＯ2 を用い
る。）による選択ドライエッチングにより、上記第１の
電子ビームレジストパターンをエッチングマスクとして
前記絶縁体層１６の一部をエッチングし、前記溝１５の
底面の一部を露出させるように開口部１８を形成する。
この場合、前記絶縁体１６／ＧａＡｓ層１２のエッチン
グ選択比が高いので、ＧａＡｓ層１２でエッチングが停
止する。
【００２５】次に、図１（ｅ）に示すように、前記第１
の電子ビームレジストパターンを除去した後、基板上全
面に比較的高融点を持つ第１の金属配線層（例えばＴｉ
Ｗ）１９ａを３０ｎｍ程度堆積（スパッタ蒸着）する。
の電子ビームレジストパターンを除去した後、基板上全
面に比較的高融点を持つ第１の金属配線層（例えばＴｉ
Ｗ）１９ａを３０ｎｍ程度堆積（スパッタ蒸着）する。
【００２６】次に基板上全面に電子ビームレジスト２０
を塗布した後、前記絶縁体層１６の開口部１８上でそれ
より大きな第３の開口部（開口幅が例えば０．５μｍ、
断面が逆テーパ状）を形成することにより、第２の電子
ビームレジストパターンを残存させる。
を塗布した後、前記絶縁体層１６の開口部１８上でそれ
より大きな第３の開口部（開口幅が例えば０．５μｍ、
断面が逆テーパ状）を形成することにより、第２の電子
ビームレジストパターンを残存させる。
【００２７】次に、図２（ａ）に示すように、基板上全
面に比較的低融点を持つ第２の金属配線層１９ｂを堆積
する。この場合、第２の金属配線層１９ｂとして、例え
ばＴｉ、Ａｕの順にそれぞれ例えば５０ｎｍ程度、５０
０ｎｍ程度の厚さとなるように連続的に堆積する。
面に比較的低融点を持つ第２の金属配線層１９ｂを堆積
する。この場合、第２の金属配線層１９ｂとして、例え
ばＴｉ、Ａｕの順にそれぞれ例えば５０ｎｍ程度、５０
０ｎｍ程度の厚さとなるように連続的に堆積する。
【００２８】次に、図２（ｂ）に示すように、電子ビー
ムレジスト２０の溶剤（例えばアセトン）を用いて前記
第２の電子ビームレジスト２０のパターンおよびその上
の第２の金属配線層１９ｂをリフトオフ法により除去す
る。これにより、前記絶縁体層１６の開口部１８内およ
び前記第２の電子ビームレジストパターンの開口部内に
堆積されている断面Ｖ字型の金属配線層（１９ａ、１９
ｂ）からなるＨＥＭＴのゲート電極となる部分が残る。
ムレジスト２０の溶剤（例えばアセトン）を用いて前記
第２の電子ビームレジスト２０のパターンおよびその上
の第２の金属配線層１９ｂをリフトオフ法により除去す
る。これにより、前記絶縁体層１６の開口部１８内およ
び前記第２の電子ビームレジストパターンの開口部内に
堆積されている断面Ｖ字型の金属配線層（１９ａ、１９
ｂ）からなるＨＥＭＴのゲート電極となる部分が残る。
【００２９】次に、図２（ｃ）に示すように、ＲＩＥ
（エッチングガスとして例えばＣＨＦ3 およびＳＦ6 を
用いる。）による選択ドライエッチングにより、上記Ｈ
ＥＭＴのゲート電極をエッチングマスクとして第１の金
属配線層１９ａの露出部をエッチオフする。
（エッチングガスとして例えばＣＨＦ3 およびＳＦ6 を
用いる。）による選択ドライエッチングにより、上記Ｈ
ＥＭＴのゲート電極をエッチングマスクとして第１の金
属配線層１９ａの露出部をエッチオフする。
【００３０】さらに、この後、ＨＥＭＴのソース領域お
よびドレイン領域上にオーミック電極（図示せず）を形
成してＨＥＭＴを完成する。上記第１実施例の方法によ
り形成されたＨＥＭＴのゲート電極は、比較的高融点を
有する第１の金属膜１９ａおよび比較的低融点を有する
第２の金属膜１９ｂの順に蒸着により形成され、高耐熱
性を有するので、熱処理時に、比較的低融点を持つ第２
の金属膜１９ｂが基板に拡散することを防止することが
可能になっている。
よびドレイン領域上にオーミック電極（図示せず）を形
成してＨＥＭＴを完成する。上記第１実施例の方法によ
り形成されたＨＥＭＴのゲート電極は、比較的高融点を
有する第１の金属膜１９ａおよび比較的低融点を有する
第２の金属膜１９ｂの順に蒸着により形成され、高耐熱
性を有するので、熱処理時に、比較的低融点を持つ第２
の金属膜１９ｂが基板に拡散することを防止することが
可能になっている。
【００３１】また、ＨＥＭＴのゲート電極が絶縁膜１６
により支持されているので、構造の安定化、高耐熱性、
高信頼性を実現することが可能になっている。また、上
記第１実施例の方法によれば、ＨＥＭＴのゲート電極を
形成する際、リセスエッチング後に絶縁体層１６を堆積
し、この上に第１の電子ビームレジスト１７のパターン
を形成して絶縁体層１６に開口部１８を形成する。そし
て、上記第１の電子ビームレジストパターンを除去した
後、全面に第１の金属配線層１９ａを堆積させ、さら
に、この上に第２の電子ビームレジスト２０のパターン
を形成した後に全面に第２の金属配線層１９ｂを堆積す
る。この後、第２の電子ビームレジスト２０のパターン
およびその上の第２の金属配線層１９ｂをリフトオフ
し、さらに、第１の金属配線層１９ａの露出部を選択ド
ライエッチング法によりエッチオフするものである。
により支持されているので、構造の安定化、高耐熱性、
高信頼性を実現することが可能になっている。また、上
記第１実施例の方法によれば、ＨＥＭＴのゲート電極を
形成する際、リセスエッチング後に絶縁体層１６を堆積
し、この上に第１の電子ビームレジスト１７のパターン
を形成して絶縁体層１６に開口部１８を形成する。そし
て、上記第１の電子ビームレジストパターンを除去した
後、全面に第１の金属配線層１９ａを堆積させ、さら
に、この上に第２の電子ビームレジスト２０のパターン
を形成した後に全面に第２の金属配線層１９ｂを堆積す
る。この後、第２の電子ビームレジスト２０のパターン
およびその上の第２の金属配線層１９ｂをリフトオフ
し、さらに、第１の金属配線層１９ａの露出部を選択ド
ライエッチング法によりエッチオフするものである。
【００３２】これにより、絶縁体層１６の開口部１８内
および第２の電子ビームレジスト２０のパターンの開口
部内に形成されている断面Ｖ字型の金属配線層（１９ａ
および１９ｂ）からなるＨＥＭＴのゲート電極となる部
分を残すことが可能になる。従って、構造が安定で、耐
熱性が高く、信頼性が高いゲート電極を有するＨＥＭＴ
を実現することが可能である。
および第２の電子ビームレジスト２０のパターンの開口
部内に形成されている断面Ｖ字型の金属配線層（１９ａ
および１９ｂ）からなるＨＥＭＴのゲート電極となる部
分を残すことが可能になる。従って、構造が安定で、耐
熱性が高く、信頼性が高いゲート電極を有するＨＥＭＴ
を実現することが可能である。
【００３３】なお、前記図２（ｂ）に示したような第１
の金属配線層１９ａの露出部に対して選択ドライエッチ
ング法によりエッチオフする際、第１の金属配線層１９
ａと下層の絶縁体層１６とのエッチング選択比が悪い
（例えば１以下）と、下層の絶縁体層１６もエッチング
してしまい、ゲートの信頼性が低下し、ＨＥＭＴの信頼
性が低下するおそれがある。
の金属配線層１９ａの露出部に対して選択ドライエッチ
ング法によりエッチオフする際、第１の金属配線層１９
ａと下層の絶縁体層１６とのエッチング選択比が悪い
（例えば１以下）と、下層の絶縁体層１６もエッチング
してしまい、ゲートの信頼性が低下し、ＨＥＭＴの信頼
性が低下するおそれがある。
【００３４】このような問題を解決し得る本発明の第２
実施例について以下に説明する。図３（ａ）乃至（ｅ）
および図４（ａ）乃至（ｄ）は、本発明の第２実施例に
係るＧａＡｓ基板上にＨＥＭＴのゲート電極を形成する
ための方法の主要工程における基板の断面構造を示して
いる。
実施例について以下に説明する。図３（ａ）乃至（ｅ）
および図４（ａ）乃至（ｄ）は、本発明の第２実施例に
係るＧａＡｓ基板上にＨＥＭＴのゲート電極を形成する
ための方法の主要工程における基板の断面構造を示して
いる。
【００３５】まず、図３（ａ）に示すように、表層部に
二次電子供給用エピタキシャル層１２、キャップ・エピ
タキシャル層１３が順次形成されたＧａＡｓ基板１０を
用意する。ここで、二次電子供給用エピタキシャル層１
２は、ＳｉがドープされたＮ型のＡｌＧａＡｓ層（不純
物濃度が１×１０18ｃｍ-3程度、厚さが３０ｎｍ程度）
であり、キャップ・エピタキシャル層１３は、Ｓｉがド
ープされたＮ型のＧａＡｓ層（不純物濃度が３×１０18
ｃｍ-3程度、厚さが５０ｎｍ程度）である。
二次電子供給用エピタキシャル層１２、キャップ・エピ
タキシャル層１３が順次形成されたＧａＡｓ基板１０を
用意する。ここで、二次電子供給用エピタキシャル層１
２は、ＳｉがドープされたＮ型のＡｌＧａＡｓ層（不純
物濃度が１×１０18ｃｍ-3程度、厚さが３０ｎｍ程度）
であり、キャップ・エピタキシャル層１３は、Ｓｉがド
ープされたＮ型のＧａＡｓ層（不純物濃度が３×１０18
ｃｍ-3程度、厚さが５０ｎｍ程度）である。
【００３６】次に、基板１０上の一部に絶縁膜パターン
１６ａおよびオーミック電極２１（ＨＥＭＴのソース領
域の形成予定領域上およびドレイン領域の形成予定領域
上に対応する部分を示している。）やパッドメタル（図
示せず）を形成する。
１６ａおよびオーミック電極２１（ＨＥＭＴのソース領
域の形成予定領域上およびドレイン領域の形成予定領域
上に対応する部分を示している。）やパッドメタル（図
示せず）を形成する。
【００３７】次に、図３（ｂ）に示すように、基板１０
上全面に、フォトレジスト１４を塗布した後、ＨＥＭＴ
のゲート電極形成予定位置に対応する部分に第１の開口
部（開口幅が例えば０．５μｍ）を有するフォトレジス
トパターンを残存させる。そして、例えば平行平板型Ｒ
ＩＥ装置により、エッチングガスとして例えばＳＦ6 お
よびＳｉＣｌ4 を用いる。）を用いた選択ドライエッチ
ングにより、前記レジストパターンをマスクとして基板
の表面の一部をリセスエッチングし、溝部（リセス部）
１５を形成する。この場合、前記ＧａＡｓ層１３／Ａｌ
ＧａＡｓ層１２のエッチング選択比が高い（２００程
度）ので、ＡｌＧａＡｓ層１２でエッチングが停止す
る。
上全面に、フォトレジスト１４を塗布した後、ＨＥＭＴ
のゲート電極形成予定位置に対応する部分に第１の開口
部（開口幅が例えば０．５μｍ）を有するフォトレジス
トパターンを残存させる。そして、例えば平行平板型Ｒ
ＩＥ装置により、エッチングガスとして例えばＳＦ6 お
よびＳｉＣｌ4 を用いる。）を用いた選択ドライエッチ
ングにより、前記レジストパターンをマスクとして基板
の表面の一部をリセスエッチングし、溝部（リセス部）
１５を形成する。この場合、前記ＧａＡｓ層１３／Ａｌ
ＧａＡｓ層１２のエッチング選択比が高い（２００程
度）ので、ＡｌＧａＡｓ層１２でエッチングが停止す
る。
【００３８】次に、図３（ｃ）に示すように、前記レジ
ストパターンを除去した後、基板上全面に無機絶縁膜
（例えばプラズマＳｉＮ膜）からなる絶縁体層１６を１
００ｎｍ程度堆積する。
ストパターンを除去した後、基板上全面に無機絶縁膜
（例えばプラズマＳｉＮ膜）からなる絶縁体層１６を１
００ｎｍ程度堆積する。
【００３９】次に、図３（ｄ）に示すように、基板上全
面にポジティブ型の第１の電子ビームレジスト１７を２
００ｎｍ程度塗布し、ベーキングを行った後、電子ビー
ムによる露光を行い、レジストを現像し、水洗、乾燥を
行い、その一部（溝１５の一部に対応する部分）に第２
の開口部（開口幅が例えば０．１μｍ）を形成すること
により第１の電子ビームレジストパターンを残存させ
る。この場合、同時に、前記オーミック電極２１上に対
応する部分にも開口部を形成する。
面にポジティブ型の第１の電子ビームレジスト１７を２
００ｎｍ程度塗布し、ベーキングを行った後、電子ビー
ムによる露光を行い、レジストを現像し、水洗、乾燥を
行い、その一部（溝１５の一部に対応する部分）に第２
の開口部（開口幅が例えば０．１μｍ）を形成すること
により第１の電子ビームレジストパターンを残存させ
る。この場合、同時に、前記オーミック電極２１上に対
応する部分にも開口部を形成する。
【００４０】次に、図３（ｅ）に示すように、ＲＩＥ
（エッチングガスとして例えばＣＦ4およびＯ2 を用い
る。）による選択ドライエッチングにより、前記第１の
電子ビームレジストパターンをマスクとして、前記絶縁
体層１６の一部をエッチングし、開口部１８を形成す
る。この場合、同時に、前記オーミック電極２１上に対
応する部分にも開口部を形成する。
（エッチングガスとして例えばＣＦ4およびＯ2 を用い
る。）による選択ドライエッチングにより、前記第１の
電子ビームレジストパターンをマスクとして、前記絶縁
体層１６の一部をエッチングし、開口部１８を形成す
る。この場合、同時に、前記オーミック電極２１上に対
応する部分にも開口部を形成する。
【００４１】次に、図４（ａ）に示すように、基板上全
面に比較的高融点を持つ第１の金属配線層（例えばＴｉ
Ｗ）１９ａを３０ｎｍ程度堆積（スパッタ蒸着）する。
次に、図４（ｂ）に示すように、基板上全面に電子ビー
ムレジスト２０を塗布した後、前記絶縁体層１６の開口
部１８上でそれより大きな第３の開口部（開口幅が例え
ば０．５μｍ）を形成することにより、第２の電子ビー
ムレジストパターンを残存させる。この場合、同時に、
前記オーミック電極２１上やパッドメタル（図示せず）
上に対応する部分にも開口部を形成する。
面に比較的高融点を持つ第１の金属配線層（例えばＴｉ
Ｗ）１９ａを３０ｎｍ程度堆積（スパッタ蒸着）する。
次に、図４（ｂ）に示すように、基板上全面に電子ビー
ムレジスト２０を塗布した後、前記絶縁体層１６の開口
部１８上でそれより大きな第３の開口部（開口幅が例え
ば０．５μｍ）を形成することにより、第２の電子ビー
ムレジストパターンを残存させる。この場合、同時に、
前記オーミック電極２１上やパッドメタル（図示せず）
上に対応する部分にも開口部を形成する。
【００４２】次に、図４（ｃ）に示すように、基板上全
面に比較的低融点を持つ第２の金属配線層１９ｂを堆積
する。この場合、第２の金属配線層１９ｂとして、例え
ばＴｉ、Ａｕの順にそれぞれ例えば５０ｎｍ程度、５０
０ｎｍ程度の厚さとなるように連続的に堆積する。
面に比較的低融点を持つ第２の金属配線層１９ｂを堆積
する。この場合、第２の金属配線層１９ｂとして、例え
ばＴｉ、Ａｕの順にそれぞれ例えば５０ｎｍ程度、５０
０ｎｍ程度の厚さとなるように連続的に堆積する。
【００４３】次に、図４（ｄ）に示すように、電子ビー
ムレジスト２０の溶剤（例えばアセトン）を用いて、前
記絶縁体層１６の開口部１８内の基板１０上およびオー
ミック電極２１上にそれぞれ堆積されている金属配線層
（１９ａ、１９ｂ）を残し、前記第２の電子ビームレジ
スト２０のパターンおよびその上の第２の金属配線層１
９ｂをリフトオフ法により除去する。
ムレジスト２０の溶剤（例えばアセトン）を用いて、前
記絶縁体層１６の開口部１８内の基板１０上およびオー
ミック電極２１上にそれぞれ堆積されている金属配線層
（１９ａ、１９ｂ）を残し、前記第２の電子ビームレジ
スト２０のパターンおよびその上の第２の金属配線層１
９ｂをリフトオフ法により除去する。
【００４４】次に、ＲＩＥ（エッチングガスとして例え
ばＣＨＦ3 およびＳＦ6 を用いる。）による選択ドライ
エッチングにより、上記第１の金属配線層１９ａの露出
部をエッチオフした後、第１の電子ビームレジスト１７
のパターンを除去する。
ばＣＨＦ3 およびＳＦ6 を用いる。）による選択ドライ
エッチングにより、上記第１の金属配線層１９ａの露出
部をエッチオフした後、第１の電子ビームレジスト１７
のパターンを除去する。
【００４５】これにより、絶縁体層１６の開口部１８内
および第２の電子ビームレジスト２０のパターンの開口
部内に形成された断面Ｖ字型の金属配線層（１９ａおよ
び１９ｂ）からなるＨＥＭＴのゲート電極となる部分が
残る。同時に、オーミック電極２１上に順次形成された
断面Ｖ字型の金属配線層（１９ａおよび１９ｂ）からな
るＨＥＭＴのソース・ドレイン電極となる部分が残る。
および第２の電子ビームレジスト２０のパターンの開口
部内に形成された断面Ｖ字型の金属配線層（１９ａおよ
び１９ｂ）からなるＨＥＭＴのゲート電極となる部分が
残る。同時に、オーミック電極２１上に順次形成された
断面Ｖ字型の金属配線層（１９ａおよび１９ｂ）からな
るＨＥＭＴのソース・ドレイン電極となる部分が残る。
【００４６】上記第２実施例の方法によれば、ＨＥＭＴ
のゲート電極を形成する際、リセスエッチング後に絶縁
体層１６を堆積し、この上に第１の電子ビームレジスト
１７のパターンを形成して絶縁体層１６に開口部１８を
形成する。そして、上記第１の電子ビームレジストパタ
ーンを除去することなく、全面に第１の金属配線層１９
ａを堆積させ、さらに、この上に第２の電子ビームレジ
スト２０のパターンを形成した後に全面に第２の金属配
線層１９ｂを堆積する。この後、第２の電子ビームレジ
ストパターンおよびその上の第２の金属配線層１９ｂを
リフトオフし、さらに、第１の金属配線層１９ａの露出
部を選択ドライエッチング法によりエッチオフした後に
第１の電子ビームレジスト１７のパターンを除去する。
のゲート電極を形成する際、リセスエッチング後に絶縁
体層１６を堆積し、この上に第１の電子ビームレジスト
１７のパターンを形成して絶縁体層１６に開口部１８を
形成する。そして、上記第１の電子ビームレジストパタ
ーンを除去することなく、全面に第１の金属配線層１９
ａを堆積させ、さらに、この上に第２の電子ビームレジ
スト２０のパターンを形成した後に全面に第２の金属配
線層１９ｂを堆積する。この後、第２の電子ビームレジ
ストパターンおよびその上の第２の金属配線層１９ｂを
リフトオフし、さらに、第１の金属配線層１９ａの露出
部を選択ドライエッチング法によりエッチオフした後に
第１の電子ビームレジスト１７のパターンを除去する。
【００４７】従って、第１の金属配線層１９ａの露出部
を選択ドライエッチング法によりエッチオフする時に、
下層の絶縁体層１６との間に第１の電子ビームレジスト
１７のパターンが存在するので、第１の金属配線層１９
ａと下層の絶縁体層１６とのエッチング選択比が大きく
なり、下層の絶縁体層１６がエッチングされなくなる。
これにより、プロセスマージンを増やし、ＨＥＭＴのゲ
ートの信頼性を向上させることが可能になった。
を選択ドライエッチング法によりエッチオフする時に、
下層の絶縁体層１６との間に第１の電子ビームレジスト
１７のパターンが存在するので、第１の金属配線層１９
ａと下層の絶縁体層１６とのエッチング選択比が大きく
なり、下層の絶縁体層１６がエッチングされなくなる。
これにより、プロセスマージンを増やし、ＨＥＭＴのゲ
ートの信頼性を向上させることが可能になった。
【００４８】しかも、前記ゲートリセスエッチング用の
レジスト１４のパターンを形成する工程の前に、基板上
の所定位置にオーミック電極２１を形成しておき、前記
第１の電子ビームレジスト１７のパターンを形成する際
に、上記オーミック電極２１に対応する開口部を形成し
ておくことにより、前記絶縁体層１６に対する選択ドラ
イエッチングを行う際に上記オーミック電極２１上にも
開口部を形成し、前記第２の電子ビームレジスト２０の
パターンおよびその上の第２の金属配線層１９ｂを除去
する際に上記オーミック電極２１上に順次形成されてい
る第１の金属配線層１９ａおよび第２の金属配線層１９
ｂを残すことにより、ＨＥＭＴのソース・ドレイン電極
部分も同時に形成することが可能になった。
レジスト１４のパターンを形成する工程の前に、基板上
の所定位置にオーミック電極２１を形成しておき、前記
第１の電子ビームレジスト１７のパターンを形成する際
に、上記オーミック電極２１に対応する開口部を形成し
ておくことにより、前記絶縁体層１６に対する選択ドラ
イエッチングを行う際に上記オーミック電極２１上にも
開口部を形成し、前記第２の電子ビームレジスト２０の
パターンおよびその上の第２の金属配線層１９ｂを除去
する際に上記オーミック電極２１上に順次形成されてい
る第１の金属配線層１９ａおよび第２の金属配線層１９
ｂを残すことにより、ＨＥＭＴのソース・ドレイン電極
部分も同時に形成することが可能になった。
【００４９】
【発明の効果】上述したように本発明の半導体装置によ
れば、ＨＥＭＴのゲート電極として、構造の安定化、高
耐熱性、高信頼性を実現することができる。また、本発
明の半導体装置の製造方法によれば、構造が安定で、耐
熱性が高く、信頼性が高いゲート電極を有するＨＥＭＴ
を実現することができる。
れば、ＨＥＭＴのゲート電極として、構造の安定化、高
耐熱性、高信頼性を実現することができる。また、本発
明の半導体装置の製造方法によれば、構造が安定で、耐
熱性が高く、信頼性が高いゲート電極を有するＨＥＭＴ
を実現することができる。
【００５０】また、本発明の半導体装置の製造方法によ
れば、ＨＥＭＴのゲート電極を形成する際、ゲート電極
の下部電極形成用の金属配線層の不要部分を選択ドライ
エッチング法によりエッチオフする時に下層の絶縁体層
がエッチングされないようにし、ＨＥＭＴの信頼性の低
下を防止することができる。
れば、ＨＥＭＴのゲート電極を形成する際、ゲート電極
の下部電極形成用の金属配線層の不要部分を選択ドライ
エッチング法によりエッチオフする時に下層の絶縁体層
がエッチングされないようにし、ＨＥＭＴの信頼性の低
下を防止することができる。
【図１】本発明の第１実施例に係るＧａＡｓ基板上にＨ
ＥＭＴのゲート電極を形成する製造方法の主要工程の一
部における基板構造を示す断面図。
ＥＭＴのゲート電極を形成する製造方法の主要工程の一
部における基板構造を示す断面図。
【図２】図１の工程に続く工程における基板構造を示す
断面図。
断面図。
【図３】本発明の第２実施例に係るＧａＡｓ基板上にＨ
ＥＭＴのゲート電極を形成する製造方法の主要工程の一
部における基板構造を示す断面図。
ＥＭＴのゲート電極を形成する製造方法の主要工程の一
部における基板構造を示す断面図。
【図４】図３の工程に続く工程における基板構造を示す
断面図。
断面図。
【図５】ＧａＡｓ基板上にＨＥＭＴのゲート電極を形成
する従来の製造方法の主要工程における基板構造を示す
断面図。
する従来の製造方法の主要工程における基板構造を示す
断面図。
１０…ＧａＡｓ基板、１２…二次電子供給用エピタキシ
ャル層、１３…キャップ・エピタキシャル層、１４…フ
ォトレジスト、１５…溝部（リセス部）、１６…絶縁体
層、１７…第１の電子ビームレジスト、１８…開口部、
１９ａ…第１の金属配線層、１９ｂ…第２の金属配線
層、２０…第２の電子ビームレジスト、２１…オーミッ
ク電極。
ャル層、１３…キャップ・エピタキシャル層、１４…フ
ォトレジスト、１５…溝部（リセス部）、１６…絶縁体
層、１７…第１の電子ビームレジスト、１８…開口部、
１９ａ…第１の金属配線層、１９ｂ…第２の金属配線
層、２０…第２の電子ビームレジスト、２１…オーミッ
ク電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｆ (72)発明者 加村 まゆみ 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内
Claims (5)
- 【請求項１】 表面にＨＥＭＴのゲート形成用の溝が形
成されたＧａＡｓ基板と、 上記溝の内部およびこれに連なる前記ＧａＡｓ基板の表
面の一部の上面に堆積され、上記溝の中央部付近に対応
する部分が開口された絶縁膜と、 この絶縁膜の上面および上記絶縁膜の開口部の内部を覆
うように比較的高融点を有する第１の金属膜および比較
的低融点を有する第２の金属膜の順に形成され、前記溝
の上部を覆う所定の大きさにパターニングされたＨＥＭ
Ｔ用のゲート電極とを具備することを特徴とする半導体
装置。 - 【請求項２】 ＧａＡｓ基板の表面の一部をエッチング
してＨＥＭＴのゲート形成用の溝部を形成する工程と、 前記基板上の全面に絶縁体層を堆積する工程と、 前記基板上に前記溝部より小さな開口部を有する第１の
レジストパターンを形成する工程と、 上記第１のレジストパターンをマスクとして前記絶縁体
層をエッチングし、前記溝部の底面の一部を露出させる
ように開口部を形成する工程と、 前記第１のレジストパターンを除去する工程と、 前記基板上の全面に比較的高融点を持つ第１の金属配線
層を堆積する工程と、 前記基板上に前記絶縁体層の開口部上でそれより大きな
開口部を有する第２のレジストパターンを形成する工程
と、 前記基板上の全面に比較的低融点を持つ第２の金属配線
層を堆積する工程と、 前記第２のレジストパターンおよびその上の第２の金属
配線層をリフトオフ法により除去することにより、前記
絶縁体層の開口部内および前記第２のレジストパターン
の開口部内に形成されている第１の金属配線層および第
２の金属配線層からなるＨＥＭＴのゲート電極となる部
分を残す工程と、 上記ＨＥＭＴのゲート電極をマスクとし、前記第１の金
属配線層の露出部を選択ドライエッチング法によりエッ
チオフする工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項３】 ＧａＡｓ基板の表面の一部をエッチング
してＨＥＭＴのゲート形成用の溝部を形成する工程と、 前記基板上の全面に絶縁体層を堆積する工程と、 前記基板上に前記溝部より小さな開口部を有する第１の
レジストパターンを形成する工程と、 上記第１のレジストパターンをマスクとして前記絶縁体
層をエッチングし、前記溝部の底面の一部を露出させる
ように開口部を形成する工程と、 前記基板上の全面に比較的高融点を持つ第１の金属配線
層を堆積する工程と、 前記基板上に前記絶縁体層の開口部上でそれより大きな
開口部を有する第２のレジストパターンを形成する工程
と、 前記基板上の全面に比較的低融点を持つ第２の金属配線
層を堆積する工程と、 前記第２のレジストパターンおよびその上の第２の金属
配線層をリフトオフ法により除去することにより、前記
絶縁体層の開口部内および前記第２のレジストパターン
の開口部内に形成されている第１の金属配線層および第
２の金属配線層からなるＨＥＭＴのゲート電極となる部
分を残す工程と、 上記ＨＥＭＴのゲート電極をマスクとし、前記第１の金
属配線層の露出部を選択ドライエッチング法によりエッ
チオフする工程と、 前記第１のレジストパターンを除去する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記ゲート形成用の溝部を形成する工程の前に、前記基
板上の所定位置にオーミック電極を形成し、 前記第１のレジストパターンを形成する際、前記オーミ
ック電極上にも開口部を形成し、 前記絶縁体層に対するエッチングを行う際、前記オーミ
ック電極の一部を露出させるように開口部を形成し、 前記第２のレジストパターンおよびその上の第２の金属
配線層を除去する際、前記絶縁体層の開口部の底面の前
記オーミック電極上に順次形成されている第１の金属配
線層および第２の金属配線層からなる電極部分も残すこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記オーミック電極はＨＥＭＴのソース電極・ドレイン
電極を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184859A JPH0745816A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184859A JPH0745816A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745816A true JPH0745816A (ja) | 1995-02-14 |
Family
ID=16160559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184859A Pending JPH0745816A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745816A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315423B1 (ko) * | 1999-12-22 | 2001-11-26 | 오길록 | 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법 |
| KR100348902B1 (ko) * | 1999-11-30 | 2002-08-14 | 한국전자통신연구원 | 에이치이엠티의 감마게이트 제조방법 |
| KR100849926B1 (ko) * | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | 부정형 고 전자 이동도 트랜지스터 제조방법 |
-
1993
- 1993-07-27 JP JP5184859A patent/JPH0745816A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348902B1 (ko) * | 1999-11-30 | 2002-08-14 | 한국전자통신연구원 | 에이치이엠티의 감마게이트 제조방법 |
| KR100315423B1 (ko) * | 1999-12-22 | 2001-11-26 | 오길록 | 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법 |
| KR100849926B1 (ko) * | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | 부정형 고 전자 이동도 트랜지스터 제조방법 |
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