JPH0341739A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＧｍＡｓ半導体を用いた素子の形成技術に関す
るものであり、特にＨＥＭＴあるいはＦＥＴのゲート電
極の形成方法に関するものである。

（ロ）従来の技術 ＨＥＭＴ、ＦＥＴのような高周波デバイスはその電極横
這が特性を大きく左右する。

静電容量を引き下げるため、ゲート長は小さく、また、
電気抵抗を減らすため、ゲートの断面積は大きいことが
望ましい、。

第２図ａ　〜第２図１１１ｉ来のＧａＡｓ１界効果トラ
ンジスタ（ＦＥＴ）の製造方法を製゛造工程順に示す断
面図である（特願昭６１−２３６２３号）。

同図に示すのは、最近多く用いられるようになった多層
膜によるＧａＡｓＦＥＴの製造方法である。

まず、第２図ａに示すように、半絶縁性ＧａＡＳ基板（
１）上にｎ−バッファ層（１３）　、動作層（２）及び
ｎ１型高導電層（１４）を成長させる。

次に第２図すに示すように、ｎ４型高導電層（１４）上
に金属を蒸着後、パタニングしてソース（１５）とドレ
イン（１６）を設ける。

次に、第２図Ｃに示すように、全面にＳｉｎ。

膜（１７）を成長させ、５ｈｏｅ膜（１７）上に７オト
レジストｌ１ｌＩＣ１８）を塗布後、７オトレジスト膜
（１８）の一部を開口して、開口部（７）を設ける。

次に第２図ｄに示すように、７オトレジスト膜（１８）
をマスクとしてその開口部（７）から前記Ｓｉｎ、膜（
１７）を基板に対して斜め方向からイオンビーム（１９
）でエツチングして、ＳｉＯ３の開口部（２０）を設け
る。

次に第２図ｅに示すようにフォトレジスト膜（１８）を
−旦、剥離して除く。

次に第２図ｆに示すように、新たにフォトレジスト膜（
２１）を塗布し、前記Ｓ　ｉ　Ｏ＊の開口部（２０）よ
りも広い幅の開ロバターンをもつように選択的に露光し
、現像する。

次に、第２図ｇに示すように、５ｉＯｚの開口部（２０
）から基板を動作層（２）に達するまでウェットエツチ
ングしてリセス（１０）を形成する。

次に、第２図りに示すように、リセス（１０）に前記７
オトレジスト膜（２１）及びＳｉｎ、換（１７）をマス
クとしてショットキ１を極を基板表面に対してほぼ垂直
方向から蒸着してゲート電極（１２）を形成する。

最後に第２図ｉに示すようにフォトレジスト膜（２１）
を７オトレジスト膜上のゲート蒸着物（１１）とともに
有機溶剤にて除去し、ＦＥＴを完膚していた。

（ハ）発明が解決しようとする課題 しかしながら、従来のＧａＡｓＦＥＴの製造方法では、
ゲート形成のために２回に分けてレジストの塗布及び開
口操作を行う必要があり、位置１わせが難しいことと手
間がかかる欠点があった。

また、ゲート長を決定するのは斜めにエツチングされた
Ｓｉｎ、膜（絶縁物）の開口部であるが、ゲート長を短
くするために５ｉｎｓ膜厚を厚くすると、エツチング時
に開口幅が広がってしまうので、０．２５μｍ程度のゲ
ート長しか実現できなかった。

したがって、本発明の目的はレジストの塗布及び開口を
一度で済ませ、より微小なゲート長を形成する製造方法
を提供するものである。

（ニ）課題を解決するための手段 このような目的を達成するため、この発明は化合物半導
体基板上に窒化珪素を形成する工程と、この窒化珪素層
上に第１、第２レジストを形成し、第２レジスト層をゲ
ート電極の蒸着領域相当部に残す工程と、第１、第２レ
ジスト全面上に金属を蒸着し、第２レジスト層上の金属
をリフトオフする工程と、第２レジスト層のない部分の
第１レジスト層を除去して開口部を形成する工程と、こ
の開口部に対して斜め方向から窒化珪素をドライエツチ
ングして窒化珪素膜の開口部を形成する工程と、次いで
この窒化珪素の開口部に対して垂直方向からゲート金属
を蒸着し、第１レジスト層を除去する工程とを備えるも
のである。

（ホ）作用 斜めエツチングのマスクの最上部が金属で形成されてお
り、絶縁膜上に厚いレジストが積層しているため、ゲー
ト金属蒸着時のゲート長が正確に形成される。

例えば、斜めエツチングの基板面に対する角度をθ、エ
ツチング方向と鋭角をなす開口端を通りエツチング方向
と平行な直線と、エツチング方向と鈍角をなす開口端を
通り基板と垂直な直線とがなす交点から地縁膜下部まで
のエツチング方向に平行な距離をａとすると、ゲート長
はａｃｏｓθ、レジストなどのマスクの厚さは（ｂ−ａ
）ｓｉｎθ、レジストなどのマスクの上端部の開口幅は
ｂｃｏｓθで表される。

今、二種類の斜めエツチングのマスクの厚さを考えて、
厚い方、薄い方をそれぞれ、（ｃ−ａ）ｓ　ｉ　ｎθ、
　（ｂ−ａ）ｓｉｎθとする。

二種類の斜めエンチングのマスクの厚さに対して、蒸着
時の開口部の長さが厚い方に対してＣＣａｓθ、薄い方
に対してｂｃｏｓθとなる。

ここで、二種類の斜めエツチングのマスクの厚さの間に
以下の関係が成立するとする。

（ｃ−ａ、’ｌ５ｉｎθ＝ａ　（ｂ−ａ）　ｓ　ｉ　ｎ
θ　■■式を変形すると Ｃ＝αｂ＋　（１−ａ）　ａ　　　　　　　　　　■と
なる。

今、エツチングマスクの厚さにより蒸着時の開口部の長
さが同じゲート長形成のためにどれだけ大きくできるか
を考察するため、前述の２種類の開口部の長さの比をと
る。

（ｃ　ｃ　ｏ　ｓθ／　ｂ　ｃ　ｏ　ｓθ）　＝　ｃ　
／　ｌ）　　　　００式に０式を代入して、 ｃ／ｂ＝α−（ａ−１＞（ａ／ｂ）　　　　　■ここで
　ｃ＞ｂ＞ａ、ａ＞１ ａ／ｂ＝０．５の時、斜めエツチングのマスクの厚さを
従来の３倍にとる（即ちα＝３〉と０式よＰ）ｃ、／ｂ
＝２　　となり、蒸着時の開目の長さが２倍となり斜め
エツチングのマスクの開口部の長さの再現性がよくなる
。

（へ２実施例 以下、実施例を用いて詳細に説明する。

第１図ａ〜第１図にはこの発明に係るＧａＡｓＦ　Ｅ　
Ｔの製造方法の一実施例を製造工程順に示す断面図であ
る。

まず、第１図ａに示すように、半絶縁性ＧａＡｓ基板（
１）上にエピタキシャル成長させた動作層（２）のある
ウェハー上にプラズマＣＶＤにより１０００人のＳｉＮ
ｘ膜（３）を形成する。

次に、第１図すに示すように、形成した５ｉＮＸ膜（３
）上にスーブレー社の商品名１）　Ｌ　−１の平坦化レ
ジスト（４）を９０００人のｌｐみで形成し、２７０℃
で４０分間ベーキングする。

次に、第１図Ｃに示すように、ＴＶ−膜に形成された平
坦化レジスト（４）上にジープレー社の商品名ＡＺ５２
００の高感度レジスト（５）を５０００人の１１みで積
層し、１１０℃で３０分間ベーキングする。

次に、第１図ｄに示すように、従来より幅広のゲートパ
ターンで露光（ポジ型）し、１３５℃で１０分間リバー
サルベーキングする。

さらに、高感度レジスト（５）に対して全面露光を行っ
た後に現像を行うとゲートパターンは反転されて現像さ
れる。

次に、第１図ｅに示すように、全面に斜めエツチングの
金属マスクとなるＡ２のメタルマスク（６）を５００人
蒸着する。

次に、第１図ｆに示すように、アセトンで高感度レジス
ト（５）上のメタルマスク（６）を除去し、メタルマス
ク（６）を一部開口する。

次に、第】図ｇに示すように、平坦化レジスト（４）を
メタルマスク（６）のない部分より反応性イオンエツチ
ング（ＲｏＩ、　　Ｅ、　）　　（条件Ｏ！＝４０５ｓ
ｃｃｍ、２００ｍＴｏｒｒ、５００Ｗ）１１′ＩＯ分間
エツチングしてメタルマスク（６）の開口部（７）下方
のＳｉＮｘ膜（３）を表面に出す。

次に、第１図りに示すように、ＧａＡｓ基板（１）に対
して６０°の角度（θ）でＥＣＲエツチング（８）を行
い、開口部（７）下方の５ｉＮＸ膜（３）を穴あけして
、ＳｉＮｘの開口部（９）をつくり、動作層（２）を表
面に出す。

次に、第１図１に示すように、ＳｉＮｘの開口部（９）
下方の動作層（２）を燐酸溶酸でウェットエツチングし
て、リセス（１０）を形成する。

次に、第１図Ｊに示すように、動作層（２）にリセス（
１０）を形成したＧ　ａ　Ａｓ基板（１）の垂直方向か
ら全面にＴ　１−ＡＩ！からなるゲート蒸着物（１，１
）を蒸着する。

次に、第１図ｋに示すように、ＳｉＮｘ膜（３）上の平
坦化レジスト（４）をゲート蒸＠物（１１，１と共に開
口部（７）からアセトンにより除去して、ゲート電極（
１２）をゲート長（Ｌｇ）＝０．１５μｍ、ゲート断面
積を従来のそれと比べて４〜５１＠とじた。

また、このゲート電極（１２）の一部は５ｉＮＸ膜（３
）上に乗った形になっている。

他の実施例としてＨＥＭＴの製造方法について述べる。

ゲート形成方ｌ去は第１図ａ−第１図に″Ｃ説明した方
法と同じなので、エピタキシャル層とドレイン、ソース
形成についてだけに限定して記述する。

Ｇ　ａ　Ａ　Ｓ基板−ＥにアンドープＧａＡｓを５００
０人、アンドープＡＪ！ＧａＡｓ　（ＡＪ＝０．３）を
５０人、Ｓｉ　ドープＡＡＧａＡｓ　　（ＡＪ！＝０゜
３、Ｎ＝２Ｘｌ　Ｏ”Ｃｍ−’）を５００人、Ｓｉドー
プＧａＡｓ　（Ｎ＝４ｘｌ　Ｏ”ｃｍ−”）を順次ＭＢ
Ｅ法を用いて成長させ、エピタキシャル層のある半導体
基板をつくる。

そして、この基板上にプラズマＣＶＤによってＳｉＮｘ
層１０００人を形成する。

この基板にレジス）　（ＯＭＲ１東京応化製）のパター
ンを形成した後、水酸化ナトリウム１０％溶液と過酸化
水素水の混合液で基板をエツチングして、基板上にメサ
をつくり、ＯＭＲレジストを剥離する。

次に、メサの形成された基板上にレジスト（ジープレー
社、商品名ＡＺ５２００）を塗布後、ソース、ドレ・ｆ
ン電極を形成すべき部分のレジストを露光現像により取
り除く。

一部、Ａ　Ｚ　５２００レジストで覆われた基板上にＡ
　ｕ　＋　Ｇ　ｅ　／　Ｎ　ｉを蒸着し、前記基板にリ
フトオフ操作をしてソース、ドレイン電極の形状をつく
る。

ソース、ドレイン電極がある基板を３６５℃で１０分間
熱処理して、ソース、ドレイン電極をオーミック電極と
する。

この後、ゲートを極を本発明の二層レジストとメタルマ
スクにより形成し、ＨＥ　Ｍ　Ｔが完成する。

第３図にこの発明に係る製造方法で製造した化合物半導
体装置の斜視図を示す。

第３のように、ゲート電極（１２）がＳｉＮｘ膜（３）
からなる絶縁膜上に片側だけがオーバーハング（覆い重
なる）しているのが特徴である。

（ト）発明の効果 電子線露光に比べて時間と費用を消費しない紫外線露光
を使って、これまでに作成しにくかった０、２０μｍ以
下のゲート長を安定して得ることができ、化合物半導体
素子の特性を向上させることができる。

レジストを加えたＥＣＲエツチングマスクの厚さを従来
の約３倍にすることで、マスク開口部の長さが２倍にな
り、その結果、ゲート断面積が４倍になり、ゲート抵抗
Ｒｇを大幅に低減することができる。

また、本発明の製造方法は絶縁膜上にゲート電極がオー
バーハングする大きさがあらかじめ決定できるので静電
容量を調整できる。

さらに、ゲート長は前述のようにａｃｏｓθで表され、
ＥＣＲの角度θは調整できるので、紫外線露光によるホ
トリソグラフィーの線幅の限界にとられれることなくゲ
ート長を調整することができるなどの効果がある。

【図面の簡単な説明】

第１図ａ〜第１図には本発明に係るＧａＡｓＦＥＴの製
造方法の一実施例を製造工程順に示す断面図である。 第２図ａ−第２図１は従来のＧａＡｓＦＥＴの製造方法
を製造工程順に示す断面図である。 第３図は本発明に係る製造方法で製造した化合物半導体
装置の斜視図である。 （１）・・・・・・ＧａＡｓ基板、（２）・・・・・・
動作層、（３）・・・ＳｉＮｘ膜、（４）・・・平坦化
レジスト、（５）・・・高感度レジスト、　（６）・・
・メタルマスク（７）・・・開口部、（８）・・・・・
・ＥＣＲ工・ノチング、（１）−５ｉＮｘの開口部、（
１０）−・・リセス、（１１）・・・ゲート蒸着物、（
１２）・・・ゲート電極（］３）・・・ｎ−バッファ層
、（１４）・・・ｎ１型高導電層、（１５１・・・ソー
ス、（１６）・・・ドレイン、（１７）・・・　ＳｉＯ
目疼、（１８）・・・フォトレジスト膜、（１９）・・
・イオンビーム、（２０）・・・５ｉＯ８の開口部、　
（２１）・・・フォトレジスト膜。

Claims (1)

【特許請求の範囲】
1. （１）化合物半導体基板上に窒化珪素を形成する工程と
   、前記窒化珪素層上に第１、第２レジストを形成し、第
   ２レジスト層を所定形状にパターン形成する工程と、第
   １、第２レジスト全面上に金属を蒸着し、第２レジスト
   層上の金属をリフトオフする工程と、第２レジスト層の
   ない部分の第１のレジスト層を除去して開口部を形成す
   る工程と、前記開口部に対して斜め方向から窒化珪素層
   をドライエッチングして窒化珪素の開口部を形成する工
   程と、前記窒化珪素の開口部から化合物半導体をエッチ
   ングする工程と、前記窒化珪素の開口部にに対して垂直
   方向からゲート金属を蒸着させた後第１レジスト層を除
   去する工程とを含むことを特徴とする半導体装置の製造
   方法。