JPH0845962A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0845962A JPH0845962A JP17419394A JP17419394A JPH0845962A JP H0845962 A JPH0845962 A JP H0845962A JP 17419394 A JP17419394 A JP 17419394A JP 17419394 A JP17419394 A JP 17419394A JP H0845962 A JPH0845962 A JP H0845962A
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Abstract
(57)【要約】
【目的】 ＦＥＴのゲート−ドレイン耐圧の制御性を改
善するとともに、相互コンダクタンスを大幅に低下させ
ることなく、ゲート−ドレイン耐圧を向上させる。 【構成】 第１のリセス４の外側にこれより浅い第２の
リセス１２を低抵抗金属からなるゲート電極上層７下の
領域に形成するようにした。 【効果】 ゲート電極上層７の幅を変えることによっ
て、第２のリセス１２の幅を変化させることができ、ゲ
ート−ドレイン耐圧の制御性が改善される。また、第２
のリセス１２下の活性層の厚さは第１のリセス４下の活
性層厚より厚くなり、従来の方法でリセス幅を広げた場
合と比較して、相互コンダクタンスを大幅に低下させる
ことなくゲート−ドレイン耐圧を向上させることができ
る。
善するとともに、相互コンダクタンスを大幅に低下させ
ることなく、ゲート−ドレイン耐圧を向上させる。 【構成】 第１のリセス４の外側にこれより浅い第２の
リセス１２を低抵抗金属からなるゲート電極上層７下の
領域に形成するようにした。 【効果】 ゲート電極上層７の幅を変えることによっ
て、第２のリセス１２の幅を変化させることができ、ゲ
ート−ドレイン耐圧の制御性が改善される。また、第２
のリセス１２下の活性層の厚さは第１のリセス４下の活
性層厚より厚くなり、従来の方法でリセス幅を広げた場
合と比較して、相互コンダクタンスを大幅に低下させる
ことなくゲート−ドレイン耐圧を向上させることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特にＴ型ゲートを有する電界効果トランジスタにお
ける二段リセスの製造方法に関するものである。
法、特にＴ型ゲートを有する電界効果トランジスタにお
ける二段リセスの製造方法に関するものである。
【０００２】
【従来の技術】短ゲート長においてもゲート抵抗の低減
が可能なＴ型形状のゲート電極を有する、高周波特性に
優れた電界効果トランジスタ（以下ＦＥＴと略記する）
が開発されている。また、飽和ドレイン電流を所望の値
にする、ゲート−ドレイン耐圧を改善する等の目的で、
リセスと称する凹部を活性層に形成し、このリセス内に
ゲート電極を備えたＦＥＴも用いられている。このよう
なＴ型ゲート電極とリセスを有するＦＥＴの従来の製造
方法の一つに特開昭６３−１７４３７４号公報に示され
た製造方法がある。
が可能なＴ型形状のゲート電極を有する、高周波特性に
優れた電界効果トランジスタ（以下ＦＥＴと略記する）
が開発されている。また、飽和ドレイン電流を所望の値
にする、ゲート−ドレイン耐圧を改善する等の目的で、
リセスと称する凹部を活性層に形成し、このリセス内に
ゲート電極を備えたＦＥＴも用いられている。このよう
なＴ型ゲート電極とリセスを有するＦＥＴの従来の製造
方法の一つに特開昭６３−１７４３７４号公報に示され
た製造方法がある。
【０００３】上記公報に示されたＦＥＴの製造方法の一
つの応用例を図８に示す。まず、図８(a) に示すよう
に、その表面にｎ型活性層２０が形成されている半絶縁
性ＧａＡｓ基板１上に膜厚２００ｎｍ程度のＳｉＯ膜２
などの絶縁膜を形成し、さらにレジスト３を形成する。
次にレジスト３の開口部下のＳｉＯ膜を反応性イオンエ
ッチング（以下ＲＩＥと略記する）などを用いて除去
し、露出したＧａＡｓ面をエッチングして深さ２００ｎ
ｍ程度のリセス４を形成する。その後図８(b) に示すよ
うに、レジスト３を除去し、全面に膜厚５００ｎｍ程度
のＳｉＯ膜を形成した後、エッチバックによりＳｉＯ側
壁５を形成する。この側壁５の幅は約２００ｎｍとな
る。次に図８(c) に示すようにゲート電極となる、耐熱
ゲート材料であるＷＳｉ膜６（膜厚約２００ｎｍ）、低
抵抗金属であるＡｕ膜７（膜厚４００〜５００ｎｍ）を
積層し、Ｔ型ゲート電極となる領域上にレジスト８を形
成する。この後、図８(d) に示すようにレジスト８をマ
スクとしてＡｕ７をエッチングし、さらにＷＳｉ６をエ
ッチングする。次に、図８(e) に示すように、プラズマ
エッチング等を用いてＡｕ７より幅が狭くなるようにＡ
ｕ７をマスクとしてＷＳｉ６の側面をエッチングした
後、レジスト８及びＳｉＯ膜２を除去する。最後に、図
８(f) に示すようにＳｉＯ側壁５を除去してもよい。
つの応用例を図８に示す。まず、図８(a) に示すよう
に、その表面にｎ型活性層２０が形成されている半絶縁
性ＧａＡｓ基板１上に膜厚２００ｎｍ程度のＳｉＯ膜２
などの絶縁膜を形成し、さらにレジスト３を形成する。
次にレジスト３の開口部下のＳｉＯ膜を反応性イオンエ
ッチング（以下ＲＩＥと略記する）などを用いて除去
し、露出したＧａＡｓ面をエッチングして深さ２００ｎ
ｍ程度のリセス４を形成する。その後図８(b) に示すよ
うに、レジスト３を除去し、全面に膜厚５００ｎｍ程度
のＳｉＯ膜を形成した後、エッチバックによりＳｉＯ側
壁５を形成する。この側壁５の幅は約２００ｎｍとな
る。次に図８(c) に示すようにゲート電極となる、耐熱
ゲート材料であるＷＳｉ膜６（膜厚約２００ｎｍ）、低
抵抗金属であるＡｕ膜７（膜厚４００〜５００ｎｍ）を
積層し、Ｔ型ゲート電極となる領域上にレジスト８を形
成する。この後、図８(d) に示すようにレジスト８をマ
スクとしてＡｕ７をエッチングし、さらにＷＳｉ６をエ
ッチングする。次に、図８(e) に示すように、プラズマ
エッチング等を用いてＡｕ７より幅が狭くなるようにＡ
ｕ７をマスクとしてＷＳｉ６の側面をエッチングした
後、レジスト８及びＳｉＯ膜２を除去する。最後に、図
８(f) に示すようにＳｉＯ側壁５を除去してもよい。
【０００４】このようなＴ型ゲートＦＥＴでは、側壁５
を用いることによってゲート長を短縮でき、また、ゲー
ト電極上層に電気抵抗率の低いＡｕ膜７を用いているた
めゲート抵抗を低減することができる。
を用いることによってゲート長を短縮でき、また、ゲー
ト電極上層に電気抵抗率の低いＡｕ膜７を用いているた
めゲート抵抗を低減することができる。
【０００５】しかしながら、ＦＥＴの高出力化を図る場
合、ゲート−ドレイン耐圧を制御することが重要とな
る。ゲート−ドレイン耐圧はｎ型活性層のキャリア濃度
と厚さ、及びリセス形状で決定されてしまうが、活性層
のキャリア濃度と厚さは、ＦＥＴに要求される電気的特
性からほぼ決まってしまう。リセス幅は上記の従来の製
造方法では、ゲート長とＳｉＯ側壁の幅で決まってしま
い、変化させられる範囲も制限される。従って、ゲート
−ドレイン耐圧の制御範囲も限られたものとなる。
合、ゲート−ドレイン耐圧を制御することが重要とな
る。ゲート−ドレイン耐圧はｎ型活性層のキャリア濃度
と厚さ、及びリセス形状で決定されてしまうが、活性層
のキャリア濃度と厚さは、ＦＥＴに要求される電気的特
性からほぼ決まってしまう。リセス幅は上記の従来の製
造方法では、ゲート長とＳｉＯ側壁の幅で決まってしま
い、変化させられる範囲も制限される。従って、ゲート
−ドレイン耐圧の制御範囲も限られたものとなる。
【０００６】
【発明が解決しようとする課題】上記の従来のＦＥＴの
製造方法においては、ゲート−ドレイン耐圧の制御範囲
が限られていた。また、ゲート−ドレイン耐圧を向上さ
せようとすると、リセス幅を広くする必要があるが、こ
の場合リセス下の層厚の薄い活性層の領域が広くなり、
ソース抵抗及びドレイン抵抗が増大し、これによって相
互コンダクタンスが低下してしまう。
製造方法においては、ゲート−ドレイン耐圧の制御範囲
が限られていた。また、ゲート−ドレイン耐圧を向上さ
せようとすると、リセス幅を広くする必要があるが、こ
の場合リセス下の層厚の薄い活性層の領域が広くなり、
ソース抵抗及びドレイン抵抗が増大し、これによって相
互コンダクタンスが低下してしまう。
【０００７】本発明は上記のような問題点に鑑み、ゲー
ト−ドレイン耐圧の制御性を改善するとともに、相互コ
ンダクタンスを大幅に低下させることなく、ゲート−ド
レイン耐圧を向上させることを目的とするものである。
ト−ドレイン耐圧の制御性を改善するとともに、相互コ
ンダクタンスを大幅に低下させることなく、ゲート−ド
レイン耐圧を向上させることを目的とするものである。
【０００８】
【課題を解決するための手段】本発明に係わる半導体装
置の製造方法（請求項１）は、半導体基板の主表面上に
第１の絶縁膜を形成し、その第１のリセスを形成すべき
部分に相当する部分を除去して開口部を形成する工程
と、前記第１の絶縁膜をマスクとして、その開口部を介
して前記半導体基板に第１のリセスを掘り込む工程と、
全面に第２の絶縁膜を形成し、該第２の絶縁膜をエッチ
バックし、前記第１の絶縁膜の開口部の内側面及び前記
半導体基板の第１のリセスの内側面に前記第２の絶縁膜
からなる絶縁膜側壁を形成する工程と、全面に、耐熱性
ゲート材料膜及び低抵抗金属膜を形成する工程と、該低
抵抗金属膜上の前記第１のリセス開口を含むこれより大
きい第２のリセス開口を形成すべき領域にゲート形成用
レジストを形成する工程と、該レジストをマスクとして
前記低抵抗金属膜及び前記耐熱性ゲート材料膜をエッチ
ングする工程と、該レジスト下に残された前記低抵抗金
属膜をマスクとして前記耐熱性ゲート材料膜の側面を該
耐熱性ゲート材料膜の幅が前記低抵抗金属膜の幅より狭
くなるようにエッチングし、前記耐熱性ゲート材料及び
前記低抵抗金属からなるゲート電極を形成する工程と、
前記第１の絶縁膜を除去する工程と、前記半導体基板の
主表面上の前記低抵抗金属膜の下の第２リセス形成領域
を除く領域に被覆膜を形成する工程と、前記被覆膜、前
記ゲート電極及び前記絶縁膜側壁をマスクとして、前記
半導体基板の前記第２リセス形成領域に第１のリセスよ
り浅い深さの第２のリセスを掘り込む工程とを含むもの
である。
置の製造方法（請求項１）は、半導体基板の主表面上に
第１の絶縁膜を形成し、その第１のリセスを形成すべき
部分に相当する部分を除去して開口部を形成する工程
と、前記第１の絶縁膜をマスクとして、その開口部を介
して前記半導体基板に第１のリセスを掘り込む工程と、
全面に第２の絶縁膜を形成し、該第２の絶縁膜をエッチ
バックし、前記第１の絶縁膜の開口部の内側面及び前記
半導体基板の第１のリセスの内側面に前記第２の絶縁膜
からなる絶縁膜側壁を形成する工程と、全面に、耐熱性
ゲート材料膜及び低抵抗金属膜を形成する工程と、該低
抵抗金属膜上の前記第１のリセス開口を含むこれより大
きい第２のリセス開口を形成すべき領域にゲート形成用
レジストを形成する工程と、該レジストをマスクとして
前記低抵抗金属膜及び前記耐熱性ゲート材料膜をエッチ
ングする工程と、該レジスト下に残された前記低抵抗金
属膜をマスクとして前記耐熱性ゲート材料膜の側面を該
耐熱性ゲート材料膜の幅が前記低抵抗金属膜の幅より狭
くなるようにエッチングし、前記耐熱性ゲート材料及び
前記低抵抗金属からなるゲート電極を形成する工程と、
前記第１の絶縁膜を除去する工程と、前記半導体基板の
主表面上の前記低抵抗金属膜の下の第２リセス形成領域
を除く領域に被覆膜を形成する工程と、前記被覆膜、前
記ゲート電極及び前記絶縁膜側壁をマスクとして、前記
半導体基板の前記第２リセス形成領域に第１のリセスよ
り浅い深さの第２のリセスを掘り込む工程とを含むもの
である。
【０００９】本発明に係わる半導体装置の製造方法（請
求項２）は、上記の半導体装置の製造方法（請求項１）
において、前記被覆膜を形成する工程が、光の照射によ
って現像液に対して不溶性となる第２リセス形成用のレ
ジストを前記ゲート電極を含む前記半導体基板上の全面
に塗布した後、該レジストの上層を除去し、前記低抵抗
金属膜の前記耐熱性ゲート材料膜より外側に位置する部
分がレジストの表面上に位置するまで露出させる工程
と、前記ゲート電極を含む前記半導体基板上の全面に光
を照射した後、前記レジストを現像し、前記低抵抗金属
膜の前記露出部の下に位置する前記レジストのみを除去
する工程とからなるものである。
求項２）は、上記の半導体装置の製造方法（請求項１）
において、前記被覆膜を形成する工程が、光の照射によ
って現像液に対して不溶性となる第２リセス形成用のレ
ジストを前記ゲート電極を含む前記半導体基板上の全面
に塗布した後、該レジストの上層を除去し、前記低抵抗
金属膜の前記耐熱性ゲート材料膜より外側に位置する部
分がレジストの表面上に位置するまで露出させる工程
と、前記ゲート電極を含む前記半導体基板上の全面に光
を照射した後、前記レジストを現像し、前記低抵抗金属
膜の前記露出部の下に位置する前記レジストのみを除去
する工程とからなるものである。
【００１０】本発明に係わる半導体装置の製造方法（請
求項３）は、上記の半導体装置の製造方法（請求項１）
において、前記被覆膜を形成する工程が、ＥＣＲプラズ
マＣＶＤ法を用いて第２リセス形成用絶縁膜を全面に被
着する工程と、前記低抵抗金属膜の前記耐熱性ゲート材
料膜より外側に位置する部分の下に位置する前記絶縁膜
をエッチングにより除去する工程とからなるものである
から、本発明に係わる半導体装置の製造方法（請求項
４）は、上記の半導体装置の製造方法（請求項１）にお
いて、前記被覆膜を形成する工程が、真空蒸着法を用い
て前記被覆膜を前記ゲート電極を含む前記半導体基板上
の全面に被着するものである。
求項３）は、上記の半導体装置の製造方法（請求項１）
において、前記被覆膜を形成する工程が、ＥＣＲプラズ
マＣＶＤ法を用いて第２リセス形成用絶縁膜を全面に被
着する工程と、前記低抵抗金属膜の前記耐熱性ゲート材
料膜より外側に位置する部分の下に位置する前記絶縁膜
をエッチングにより除去する工程とからなるものである
から、本発明に係わる半導体装置の製造方法（請求項
４）は、上記の半導体装置の製造方法（請求項１）にお
いて、前記被覆膜を形成する工程が、真空蒸着法を用い
て前記被覆膜を前記ゲート電極を含む前記半導体基板上
の全面に被着するものである。
【００１１】本発明に係わる半導体装置の製造方法（請
求項５）は、上記の半導体装置の製造方法（請求項４）
において、前記被覆膜が、金属膜であるものである。
求項５）は、上記の半導体装置の製造方法（請求項４）
において、前記被覆膜が、金属膜であるものである。
【００１２】本発明に係わる半導体装置の製造方法（請
求項６）は、上記の半導体装置の製造方法（請求項５）
において、前記金属膜が、ソース電極及びドレイン電極
となる金属膜であるものである。
求項６）は、上記の半導体装置の製造方法（請求項５）
において、前記金属膜が、ソース電極及びドレイン電極
となる金属膜であるものである。
【００１３】本発明に係わる半導体装置の製造方法（請
求項７）は、上記の半導体装置の製造方法（請求項４）
において、前記被覆膜が、絶縁膜であるものである。
求項７）は、上記の半導体装置の製造方法（請求項４）
において、前記被覆膜が、絶縁膜であるものである。
【００１４】本発明に係わる半導体装置の製造方法（請
求項８）は、上記の半導体装置の製造方法（請求項１）
において、前記ゲート形成用レジストをマスクとして前
記低抵抗金属膜及び前記耐熱性ゲート材料膜をエッチン
グする工程の後、残された前記低抵抗金属膜をマスクと
して前記耐熱性ゲート材料膜側面をエッチングし、前記
耐熱性ゲート材料及び前記低抵抗金属からなるゲート電
極を形成する工程の前に、前記低抵抗金属膜及び前記耐
熱性ゲート材料膜の一方の側面及び該側面に隣接する前
記第１の絶縁膜上の一定の領域を被覆するように前記第
１の絶縁膜のエッチングのマスクとなるレジストを形成
する工程を含むものであり、前記第１の絶縁膜を除去す
る工程が、前記第１の絶縁膜のエッチングのマスクとな
るレジストが形成された領域以外の領域の前記第１の絶
縁膜をエッチングによって除去するものである。
求項８）は、上記の半導体装置の製造方法（請求項１）
において、前記ゲート形成用レジストをマスクとして前
記低抵抗金属膜及び前記耐熱性ゲート材料膜をエッチン
グする工程の後、残された前記低抵抗金属膜をマスクと
して前記耐熱性ゲート材料膜側面をエッチングし、前記
耐熱性ゲート材料及び前記低抵抗金属からなるゲート電
極を形成する工程の前に、前記低抵抗金属膜及び前記耐
熱性ゲート材料膜の一方の側面及び該側面に隣接する前
記第１の絶縁膜上の一定の領域を被覆するように前記第
１の絶縁膜のエッチングのマスクとなるレジストを形成
する工程を含むものであり、前記第１の絶縁膜を除去す
る工程が、前記第１の絶縁膜のエッチングのマスクとな
るレジストが形成された領域以外の領域の前記第１の絶
縁膜をエッチングによって除去するものである。
【００１５】本発明に係わる半導体装置の製造方法（請
求項９）は、上記の半導体装置の製造方法（請求項８）
において、前記被覆膜を形成する工程が、光の照射によ
って現像液に対して不溶性となる第２リセス形成用のレ
ジストを前記ゲート電極を含む前記半導体基板上の全面
に塗布した後、該レジストの上層を除去し、前記低抵抗
金属膜の前記耐熱性ゲート材料膜より外側に位置する部
分がレジストの表面上に位置するまで露出させる工程
と、前記ゲート電極を含む前記半導体基板上の全面に光
を照射した後、前記レジストを現像し、前記低抵抗金属
膜の前記露出部の下に位置する前記レジストのみを除去
する工程とからなるものである。
求項９）は、上記の半導体装置の製造方法（請求項８）
において、前記被覆膜を形成する工程が、光の照射によ
って現像液に対して不溶性となる第２リセス形成用のレ
ジストを前記ゲート電極を含む前記半導体基板上の全面
に塗布した後、該レジストの上層を除去し、前記低抵抗
金属膜の前記耐熱性ゲート材料膜より外側に位置する部
分がレジストの表面上に位置するまで露出させる工程
と、前記ゲート電極を含む前記半導体基板上の全面に光
を照射した後、前記レジストを現像し、前記低抵抗金属
膜の前記露出部の下に位置する前記レジストのみを除去
する工程とからなるものである。
【００１６】本発明に係わる半導体装置の製造方法（請
求項１０）は、上記の半導体装置の製造方法（請求項
８）において、前記被覆膜を形成する工程が、ＥＣＲプ
ラズマＣＶＤ法を用いて第２リセス形成用絶縁膜を全面
に被着する工程と、前記低抵抗金属膜の前記耐熱性ゲー
ト材料膜より外側に位置する部分の下に位置する前記絶
縁膜をエッチングにより除去する工程とからなるもので
ある。
求項１０）は、上記の半導体装置の製造方法（請求項
８）において、前記被覆膜を形成する工程が、ＥＣＲプ
ラズマＣＶＤ法を用いて第２リセス形成用絶縁膜を全面
に被着する工程と、前記低抵抗金属膜の前記耐熱性ゲー
ト材料膜より外側に位置する部分の下に位置する前記絶
縁膜をエッチングにより除去する工程とからなるもので
ある。
【００１７】本発明に係わる半導体装置の製造方法（請
求項１１）は、上記の半導体装置の製造方法（請求項
８）において、前記被覆膜を形成する工程が、真空蒸着
法を用いて前記被覆膜を前記ゲート電極を含む前記半導
体基板上の全面に被着するものである。
求項１１）は、上記の半導体装置の製造方法（請求項
８）において、前記被覆膜を形成する工程が、真空蒸着
法を用いて前記被覆膜を前記ゲート電極を含む前記半導
体基板上の全面に被着するものである。
【００１８】本発明に係わる半導体装置の製造方法（請
求項１２）は、上記の半導体装置の製造方法（請求項１
１）において、前記被覆膜が、金属膜であるものであ
る。
求項１２）は、上記の半導体装置の製造方法（請求項１
１）において、前記被覆膜が、金属膜であるものであ
る。
【００１９】本発明に係わる半導体装置の製造方法（請
求項１３）は、上記の半導体装置の製造方法（請求項１
１）において、前記被覆膜が、絶縁膜であるものであ
る。
求項１３）は、上記の半導体装置の製造方法（請求項１
１）において、前記被覆膜が、絶縁膜であるものであ
る。
【００２０】
【作用】本発明に係わるＦＥＴの製造方法においては、
前述の従来のリセス形成方法と同様にして形成された第
１のリセスの外側に第１のリセスより浅い第２のリセス
を低抵抗金属からなるゲート電極上層の下の領域に形成
するようにしたので、このゲート電極上層の幅を変える
ことによって、第２のリセスの幅を変化させることがで
き、ゲート−ドレイン耐圧の制御性が改善される。ま
た、第２のリセスは第１のリセスより浅いため、第２の
リセス下の活性層の厚さは第１のリセス下の活性層厚よ
り厚くなり、従来の方法でリセス幅を広げた場合と比較
して、相互コンダクタンスを大幅に低下させることなく
ゲート−ドレイン耐圧を向上させることができる。さら
に、第２のリセスの形成は、ゲート電極の形成に引き続
いて、且つゲート電極構造を利用して行われるため、工
程が簡易なものとなる。
前述の従来のリセス形成方法と同様にして形成された第
１のリセスの外側に第１のリセスより浅い第２のリセス
を低抵抗金属からなるゲート電極上層の下の領域に形成
するようにしたので、このゲート電極上層の幅を変える
ことによって、第２のリセスの幅を変化させることがで
き、ゲート−ドレイン耐圧の制御性が改善される。ま
た、第２のリセスは第１のリセスより浅いため、第２の
リセス下の活性層の厚さは第１のリセス下の活性層厚よ
り厚くなり、従来の方法でリセス幅を広げた場合と比較
して、相互コンダクタンスを大幅に低下させることなく
ゲート−ドレイン耐圧を向上させることができる。さら
に、第２のリセスの形成は、ゲート電極の形成に引き続
いて、且つゲート電極構造を利用して行われるため、工
程が簡易なものとなる。
【００２１】本発明に係わるＦＥＴの製造方法（請求項
１）は、半導体基板の主表面上に第１の絶縁膜を形成
し、その第１のリセスを形成すべき部分に相当する部分
を除去して開口部を形成する工程と、前記第１の絶縁膜
をマスクとして、その開口部を介して前記半導体基板に
第１のリセスを掘り込む工程と、全面に第２の絶縁膜を
形成し、該第２の絶縁膜をエッチバックし、前記第１の
絶縁膜の開口部の内側面及び前記半導体基板の第１のリ
セスの内側面に前記第２の絶縁膜からなる絶縁膜側壁を
形成する工程と、全面に、耐熱性ゲート材料膜及び低抵
抗金属膜を形成する工程と、該低抵抗金属膜上の前記第
１のリセス開口を含むこれより大きい第２のリセス開口
を形成すべき領域にゲート形成用レジストを形成する工
程と、該レジストをマスクとして前記低抵抗金属膜及び
前記耐熱性ゲート材料膜をエッチングする工程と、該レ
ジスト下に残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜の側面を該耐熱性ゲート材料膜の
幅が前記低抵抗金属膜の幅より狭くなるようにエッチン
グし、前記耐熱性ゲート材料及び前記低抵抗金属からな
るゲート電極を形成する工程と、前記第１の絶縁膜を除
去する工程と、前記半導体基板の主表面上の前記低抵抗
金属膜の下の第２リセス形成領域を除く領域に被覆膜を
形成する工程と、前記被覆膜、前記ゲート電極及び前記
絶縁膜側壁をマスクとして、前記半導体基板の前記第２
リセス形成領域に第１のリセスより浅い深さの第２のリ
セスを掘り込む工程とを含むものであるから、低抵抗金
属膜からなるゲート電極上層の幅を変えることによっ
て、第２のリセスの幅を変化させることができ、ゲート
−ドレイン耐圧の制御性が改善される。また、第２のリ
セスは第１のリセスより浅いため、第２のリセス下の活
性層の厚さは第１のリセス下の活性層厚より厚くなり、
従来の方法でリセス幅を広げた場合と比較して、相互コ
ンダクタンスを大幅に低下させることなくゲート−ドレ
イン耐圧を向上させることができる。さらに、第２のリ
セスの形成は、ゲート電極の形成に引き続いて、且つゲ
ート電極構造を利用して行われるため、工程が簡易なも
のとなる。
１）は、半導体基板の主表面上に第１の絶縁膜を形成
し、その第１のリセスを形成すべき部分に相当する部分
を除去して開口部を形成する工程と、前記第１の絶縁膜
をマスクとして、その開口部を介して前記半導体基板に
第１のリセスを掘り込む工程と、全面に第２の絶縁膜を
形成し、該第２の絶縁膜をエッチバックし、前記第１の
絶縁膜の開口部の内側面及び前記半導体基板の第１のリ
セスの内側面に前記第２の絶縁膜からなる絶縁膜側壁を
形成する工程と、全面に、耐熱性ゲート材料膜及び低抵
抗金属膜を形成する工程と、該低抵抗金属膜上の前記第
１のリセス開口を含むこれより大きい第２のリセス開口
を形成すべき領域にゲート形成用レジストを形成する工
程と、該レジストをマスクとして前記低抵抗金属膜及び
前記耐熱性ゲート材料膜をエッチングする工程と、該レ
ジスト下に残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜の側面を該耐熱性ゲート材料膜の
幅が前記低抵抗金属膜の幅より狭くなるようにエッチン
グし、前記耐熱性ゲート材料及び前記低抵抗金属からな
るゲート電極を形成する工程と、前記第１の絶縁膜を除
去する工程と、前記半導体基板の主表面上の前記低抵抗
金属膜の下の第２リセス形成領域を除く領域に被覆膜を
形成する工程と、前記被覆膜、前記ゲート電極及び前記
絶縁膜側壁をマスクとして、前記半導体基板の前記第２
リセス形成領域に第１のリセスより浅い深さの第２のリ
セスを掘り込む工程とを含むものであるから、低抵抗金
属膜からなるゲート電極上層の幅を変えることによっ
て、第２のリセスの幅を変化させることができ、ゲート
−ドレイン耐圧の制御性が改善される。また、第２のリ
セスは第１のリセスより浅いため、第２のリセス下の活
性層の厚さは第１のリセス下の活性層厚より厚くなり、
従来の方法でリセス幅を広げた場合と比較して、相互コ
ンダクタンスを大幅に低下させることなくゲート−ドレ
イン耐圧を向上させることができる。さらに、第２のリ
セスの形成は、ゲート電極の形成に引き続いて、且つゲ
ート電極構造を利用して行われるため、工程が簡易なも
のとなる。
【００２２】本発明に係わるＦＥＴの製造方法（請求項
２）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、第２リセス形成用のレジス
トにおいて、その上層が除去された後、全面に光が照射
された際、ゲート電極上層の低抵抗金属膜の前記耐熱性
ゲート材料膜より外側の領域下のレジストには、この低
抵抗金属膜によって遮蔽されて、光が照射されない。従
って、現像によってこの光が照射されなかった領域のレ
ジストのみが除去される。このように、簡易な工程によ
って第２のリセス形成エッチング用のレジストマスクが
形成できる。また、低抵抗金属膜からなるゲート電極上
層の幅を変えることによって、第２のリセスの幅を変化
させることができ、ゲート−ドレイン耐圧の制御性が改
善される。さらに、第２のリセスは第１のリセスより浅
いため、第２のリセス下の活性層の厚さは第１のリセス
下の活性層厚より厚くなり、従来の方法でリセス幅を広
げた場合と比較して、相互コンダクタンスを大幅に低下
させることなくゲート−ドレイン耐圧を向上させること
ができる。
２）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、第２リセス形成用のレジス
トにおいて、その上層が除去された後、全面に光が照射
された際、ゲート電極上層の低抵抗金属膜の前記耐熱性
ゲート材料膜より外側の領域下のレジストには、この低
抵抗金属膜によって遮蔽されて、光が照射されない。従
って、現像によってこの光が照射されなかった領域のレ
ジストのみが除去される。このように、簡易な工程によ
って第２のリセス形成エッチング用のレジストマスクが
形成できる。また、低抵抗金属膜からなるゲート電極上
層の幅を変えることによって、第２のリセスの幅を変化
させることができ、ゲート−ドレイン耐圧の制御性が改
善される。さらに、第２のリセスは第１のリセスより浅
いため、第２のリセス下の活性層の厚さは第１のリセス
下の活性層厚より厚くなり、従来の方法でリセス幅を広
げた場合と比較して、相互コンダクタンスを大幅に低下
させることなくゲート−ドレイン耐圧を向上させること
ができる。
【００２３】本発明に係わるＦＥＴの製造方法（請求項
３）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
ゲート電極の側面及び前記耐熱ゲート材料膜の外側の低
抵抗金属膜下の領域の半導体基板上の絶縁膜の膜質は、
それ以外の領域の絶縁膜の膜質より脆弱でエッチングさ
れ易くなっている。従って、この領域の絶縁膜のみをエ
ッチングするように、エッチング時間を設定することが
可能である。このように、簡易な工程によって第２のリ
セス形成エッチング用の絶縁膜によるマスクが形成でき
る。また、低抵抗金属膜からなるゲート電極上層の幅を
変えることによって、第２のリセスの幅を変化させるこ
とができ、ゲート−ドレイン耐圧の制御性が改善され
る。さらに、第２のリセスは第１のリセスより浅いた
め、第２のリセス下の活性層の厚さは第１のリセス下の
活性層厚より厚くなり、従来の方法でリセス幅を広げた
場合と比較して、相互コンダクタンスを大幅に低下させ
ることなくゲート−ドレイン耐圧を向上させることがで
きる。
３）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
ゲート電極の側面及び前記耐熱ゲート材料膜の外側の低
抵抗金属膜下の領域の半導体基板上の絶縁膜の膜質は、
それ以外の領域の絶縁膜の膜質より脆弱でエッチングさ
れ易くなっている。従って、この領域の絶縁膜のみをエ
ッチングするように、エッチング時間を設定することが
可能である。このように、簡易な工程によって第２のリ
セス形成エッチング用の絶縁膜によるマスクが形成でき
る。また、低抵抗金属膜からなるゲート電極上層の幅を
変えることによって、第２のリセスの幅を変化させるこ
とができ、ゲート−ドレイン耐圧の制御性が改善され
る。さらに、第２のリセスは第１のリセスより浅いた
め、第２のリセス下の活性層の厚さは第１のリセス下の
活性層厚より厚くなり、従来の方法でリセス幅を広げた
場合と比較して、相互コンダクタンスを大幅に低下させ
ることなくゲート−ドレイン耐圧を向上させることがで
きる。
【００２４】本発明に係わるＦＥＴの製造方法（請求項
４）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜となる物質を半
導体基板に対して垂直に入射させるようにすると、前記
耐熱ゲート材料膜の外側の低抵抗金属膜下の領域の半導
体基板上には、被覆膜が被着しない。これは、真空蒸着
法では被覆膜となる物質の原子または分子の入射方向が
揃っているためである。この方法では、被覆膜を被着す
るのみの簡易な工程で、第２のリセス形成エッチング用
の被覆膜によるマスクが形成できる。また、低抵抗金属
膜からなるゲート電極上層の幅を変えることによって、
第２のリセスの幅を変化させることができ、ゲート−ド
レイン耐圧の制御性が改善される。さらに、第２のリセ
スは第１のリセスより浅いため、第２のリセス下の活性
層の厚さは第１のリセス下の活性層厚より厚くなり、従
来の方法でリセス幅を広げた場合と比較して、相互コン
ダクタンスを大幅に低下させることなくゲート−ドレイ
ン耐圧を向上させることができる。
４）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜となる物質を半
導体基板に対して垂直に入射させるようにすると、前記
耐熱ゲート材料膜の外側の低抵抗金属膜下の領域の半導
体基板上には、被覆膜が被着しない。これは、真空蒸着
法では被覆膜となる物質の原子または分子の入射方向が
揃っているためである。この方法では、被覆膜を被着す
るのみの簡易な工程で、第２のリセス形成エッチング用
の被覆膜によるマスクが形成できる。また、低抵抗金属
膜からなるゲート電極上層の幅を変えることによって、
第２のリセスの幅を変化させることができ、ゲート−ド
レイン耐圧の制御性が改善される。さらに、第２のリセ
スは第１のリセスより浅いため、第２のリセス下の活性
層の厚さは第１のリセス下の活性層厚より厚くなり、従
来の方法でリセス幅を広げた場合と比較して、相互コン
ダクタンスを大幅に低下させることなくゲート−ドレイ
ン耐圧を向上させることができる。
【００２５】本発明に係わるＦＥＴの製造方法（請求項
５）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、金属膜であるものであるから、金属
膜となる物質を半導体基板に対して垂直に入射させるよ
うにすると、前記耐熱ゲート材料膜の外側の低抵抗金属
膜下の領域の半導体基板上には、金属膜が被着しない。
これは、上記の説明のように真空蒸着法を用いているた
めである。この方法では、金属膜を被着するのみの簡易
な工程で、第２のリセス形成エッチング用の金属膜によ
るマスクが形成できる。また、低抵抗金属膜からなるゲ
ート電極上層の幅を変えることによって、第２のリセス
の幅を変化させることができ、ゲート−ドレイン耐圧の
制御性が改善される。さらに、第２のリセスは第１のリ
セスより浅いため、第２のリセス下の活性層の厚さは第
１のリセス下の活性層厚より厚くなり、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
５）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、金属膜であるものであるから、金属
膜となる物質を半導体基板に対して垂直に入射させるよ
うにすると、前記耐熱ゲート材料膜の外側の低抵抗金属
膜下の領域の半導体基板上には、金属膜が被着しない。
これは、上記の説明のように真空蒸着法を用いているた
めである。この方法では、金属膜を被着するのみの簡易
な工程で、第２のリセス形成エッチング用の金属膜によ
るマスクが形成できる。また、低抵抗金属膜からなるゲ
ート電極上層の幅を変えることによって、第２のリセス
の幅を変化させることができ、ゲート−ドレイン耐圧の
制御性が改善される。さらに、第２のリセスは第１のリ
セスより浅いため、第２のリセス下の活性層の厚さは第
１のリセス下の活性層厚より厚くなり、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
【００２６】本発明に係わるＦＥＴの製造方法（請求項
６）は、上記のＦＥＴの製造方法（請求項５）におい
て、前記金属膜が、ソース電極及びドレイン電極となる
金属膜であるものであるから、前記耐熱ゲート材料膜の
外側の低抵抗金属膜下の領域の半導体基板上には、この
金属膜が被着しない。この方法では、金属膜の被着のみ
で、第２のリセス形成エッチング用の金属膜によるマス
クが形成できるだけでなく、この金属膜がそのままソー
ス、ドレイン電極となるため、工程はより一層簡易なも
のとなる。また、低抵抗金属膜からなるゲート電極上層
の幅を変えることによって、第２のリセスの幅を変化さ
せることができ、ゲート−ドレイン耐圧の制御性が改善
される。さらに、第２のリセスは第１のリセスより浅い
ため、第２のリセス下の活性層の厚さは第１のリセス下
の活性層厚より厚くなり、従来の方法でリセス幅を広げ
た場合と比較して、相互コンダクタンスを大幅に低下さ
せることなくゲート−ドレイン耐圧を向上させることが
できる。
６）は、上記のＦＥＴの製造方法（請求項５）におい
て、前記金属膜が、ソース電極及びドレイン電極となる
金属膜であるものであるから、前記耐熱ゲート材料膜の
外側の低抵抗金属膜下の領域の半導体基板上には、この
金属膜が被着しない。この方法では、金属膜の被着のみ
で、第２のリセス形成エッチング用の金属膜によるマス
クが形成できるだけでなく、この金属膜がそのままソー
ス、ドレイン電極となるため、工程はより一層簡易なも
のとなる。また、低抵抗金属膜からなるゲート電極上層
の幅を変えることによって、第２のリセスの幅を変化さ
せることができ、ゲート−ドレイン耐圧の制御性が改善
される。さらに、第２のリセスは第１のリセスより浅い
ため、第２のリセス下の活性層の厚さは第１のリセス下
の活性層厚より厚くなり、従来の方法でリセス幅を広げ
た場合と比較して、相互コンダクタンスを大幅に低下さ
せることなくゲート−ドレイン耐圧を向上させることが
できる。
【００２７】本発明に係わるＦＥＴの製造方法（請求項
７）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、絶縁膜であるものであるから、絶縁
膜となる物質を半導体基板に対して垂直に入射させるよ
うにすると、前記耐熱ゲート材料膜の外側の低抵抗金属
膜下の領域の半導体基板上には、絶縁膜が被着しない。
これは、上記の説明のように真空蒸着法を用いているた
めである。この方法では、絶縁膜を被着するのみの簡易
な工程で、第２のリセス形成エッチング用の絶縁膜によ
るマスクが形成できる。また、低抵抗金属膜からなるゲ
ート電極上層の幅を変えることによって、第２のリセス
の幅を変化させることができ、ゲート−ドレイン耐圧の
制御性が改善される。さらに、第２のリセスは第１のリ
セスより浅いため、第２のリセス下の活性層の厚さは第
１のリセス下の活性層厚より厚くなり、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
７）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、絶縁膜であるものであるから、絶縁
膜となる物質を半導体基板に対して垂直に入射させるよ
うにすると、前記耐熱ゲート材料膜の外側の低抵抗金属
膜下の領域の半導体基板上には、絶縁膜が被着しない。
これは、上記の説明のように真空蒸着法を用いているた
めである。この方法では、絶縁膜を被着するのみの簡易
な工程で、第２のリセス形成エッチング用の絶縁膜によ
るマスクが形成できる。また、低抵抗金属膜からなるゲ
ート電極上層の幅を変えることによって、第２のリセス
の幅を変化させることができ、ゲート−ドレイン耐圧の
制御性が改善される。さらに、第２のリセスは第１のリ
セスより浅いため、第２のリセス下の活性層の厚さは第
１のリセス下の活性層厚より厚くなり、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
【００２８】本発明に係わるＦＥＴの製造方法（請求項
８）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記ゲート形成用レジストをマスクとして前記低抵
抗金属膜及び前記耐熱性ゲート材料膜をエッチングする
工程の後、残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜側面をエッチングし、前記耐熱性
ゲート材料及び前記低抵抗金属からなるゲート電極を形
成する工程の前に、前記低抵抗金属膜及び前記耐熱性ゲ
ート材料膜の一方の側面及び該側面に隣接する前記第１
の絶縁膜上の一定の領域を被覆するように前記第１の絶
縁膜のエッチングのマスクとなるレジストを形成する工
程を含むものであり、前記第１の絶縁膜を除去する工程
が、前記第１の絶縁膜のエッチングのマスクとなるレジ
ストが形成された領域以外の領域の前記第１の絶縁膜を
エッチングによって除去するものであるから、第２のリ
セスがゲート電極の前記第１の絶縁膜が残された側と反
対側にのみ形成される。この方法を用いて、第２のリセ
スをドレイン側にのみ形成すると、ソース抵抗を増加さ
せずに、即ちドレイン電流の飽和領域での相互コンダク
タンスを低下させずに、ゲート−ドレイン耐圧を向上さ
せることができる。また、低抵抗金属膜からなるゲート
電極上層の幅を変えることによって、第２のリセスの幅
を変化させることができ、ゲート−ドレイン耐圧の制御
性が改善される。
８）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記ゲート形成用レジストをマスクとして前記低抵
抗金属膜及び前記耐熱性ゲート材料膜をエッチングする
工程の後、残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜側面をエッチングし、前記耐熱性
ゲート材料及び前記低抵抗金属からなるゲート電極を形
成する工程の前に、前記低抵抗金属膜及び前記耐熱性ゲ
ート材料膜の一方の側面及び該側面に隣接する前記第１
の絶縁膜上の一定の領域を被覆するように前記第１の絶
縁膜のエッチングのマスクとなるレジストを形成する工
程を含むものであり、前記第１の絶縁膜を除去する工程
が、前記第１の絶縁膜のエッチングのマスクとなるレジ
ストが形成された領域以外の領域の前記第１の絶縁膜を
エッチングによって除去するものであるから、第２のリ
セスがゲート電極の前記第１の絶縁膜が残された側と反
対側にのみ形成される。この方法を用いて、第２のリセ
スをドレイン側にのみ形成すると、ソース抵抗を増加さ
せずに、即ちドレイン電流の飽和領域での相互コンダク
タンスを低下させずに、ゲート−ドレイン耐圧を向上さ
せることができる。また、低抵抗金属膜からなるゲート
電極上層の幅を変えることによって、第２のリセスの幅
を変化させることができ、ゲート−ドレイン耐圧の制御
性が改善される。
【００２９】本発明に係わるＦＥＴの製造方法（請求項
９）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、第２リセス形成用のレジス
トにおいて、その上層が除去された後、全面に光が照射
された際、ゲート電極上層の低抵抗金属膜の前記耐熱性
ゲート材料膜より外側の領域下のレジストには、この低
抵抗金属膜によって遮蔽されて、光が照射されない。従
って、現像によってこの光が照射されなかった領域のレ
ジストのみが除去される。このように、簡易な工程によ
って第２のリセス形成エッチング用のレジストマスクが
形成できる。ただし、ゲート電極の片側の基板上には前
記第１の絶縁膜が残されているから、第２のリセスはゲ
ート電極の前記第１の絶縁膜が残された側と反対側にの
み形成される。この方法を用いて、第２のリセスをドレ
イン側にのみ形成すると、ソース抵抗を増加させずに、
即ちドレイン電流の飽和領域での相互コンダクタンスを
低下させずに、ゲート−ドレイン耐圧を向上させること
ができる。また、低抵抗金属膜からなるゲート電極上層
の幅を変えることによって、第２のリセスの幅を変化さ
せることができ、ゲート−ドレイン耐圧の制御性が改善
される。
９）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、第２リセス形成用のレジス
トにおいて、その上層が除去された後、全面に光が照射
された際、ゲート電極上層の低抵抗金属膜の前記耐熱性
ゲート材料膜より外側の領域下のレジストには、この低
抵抗金属膜によって遮蔽されて、光が照射されない。従
って、現像によってこの光が照射されなかった領域のレ
ジストのみが除去される。このように、簡易な工程によ
って第２のリセス形成エッチング用のレジストマスクが
形成できる。ただし、ゲート電極の片側の基板上には前
記第１の絶縁膜が残されているから、第２のリセスはゲ
ート電極の前記第１の絶縁膜が残された側と反対側にの
み形成される。この方法を用いて、第２のリセスをドレ
イン側にのみ形成すると、ソース抵抗を増加させずに、
即ちドレイン電流の飽和領域での相互コンダクタンスを
低下させずに、ゲート−ドレイン耐圧を向上させること
ができる。また、低抵抗金属膜からなるゲート電極上層
の幅を変えることによって、第２のリセスの幅を変化さ
せることができ、ゲート−ドレイン耐圧の制御性が改善
される。
【００３０】本発明に係わるＦＥＴの製造方法（請求項
１０）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
ゲート電極の側面及び前記耐熱ゲート材料膜の外側の低
抵抗金属膜下の領域の半導体基板上の絶縁膜の膜質は、
それ以外の領域の絶縁膜の膜質より脆弱でエッチングさ
れ易くなっている。従って、この領域の絶縁膜のみをエ
ッチングするように、エッチング時間を設定することが
可能である。このように、簡易な工程によって第２のリ
セス形成エッチング用の絶縁膜によるマスクが形成でき
る。ただし、ゲート電極の片側の基板上には前記第１の
絶縁膜が残されているから、第２のリセスはゲート電極
の前記第１の絶縁膜が残された側と反対側にのみ形成さ
れる。この方法を用いて、第２のリセスをドレイン側に
のみ形成すると、ソース抵抗を増加させずに、即ちドレ
イン電流の飽和領域での相互コンダクタンスを低下させ
ずに、ゲート−ドレイン耐圧を向上させることができ
る。また、低抵抗金属膜からなるゲート電極上層の幅を
変えることによって、第２のリセスの幅を変化させるこ
とができ、ゲート−ドレイン耐圧の制御性が改善され
る。
１０）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
ゲート電極の側面及び前記耐熱ゲート材料膜の外側の低
抵抗金属膜下の領域の半導体基板上の絶縁膜の膜質は、
それ以外の領域の絶縁膜の膜質より脆弱でエッチングさ
れ易くなっている。従って、この領域の絶縁膜のみをエ
ッチングするように、エッチング時間を設定することが
可能である。このように、簡易な工程によって第２のリ
セス形成エッチング用の絶縁膜によるマスクが形成でき
る。ただし、ゲート電極の片側の基板上には前記第１の
絶縁膜が残されているから、第２のリセスはゲート電極
の前記第１の絶縁膜が残された側と反対側にのみ形成さ
れる。この方法を用いて、第２のリセスをドレイン側に
のみ形成すると、ソース抵抗を増加させずに、即ちドレ
イン電流の飽和領域での相互コンダクタンスを低下させ
ずに、ゲート−ドレイン耐圧を向上させることができ
る。また、低抵抗金属膜からなるゲート電極上層の幅を
変えることによって、第２のリセスの幅を変化させるこ
とができ、ゲート−ドレイン耐圧の制御性が改善され
る。
【００３１】本発明に係わるＦＥＴの製造方法（請求項
１１）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜となる物質を半
導体基板に対して垂直に入射させるようにすると、前記
耐熱ゲート材料膜の外側の低抵抗金属膜下の領域の半導
体基板上には、被覆膜が被着しない。これは、真空蒸着
法では被覆膜となる物質の原子または分子の入射方向が
揃っているためである。この方法では、被覆膜を被着す
るのみの簡易な工程で、第２のリセス形成エッチング用
の被覆膜によるマスクが形成できる。ただし、ゲート電
極の片側の基板上には前記第１の絶縁膜が残されている
から、第２のリセスはゲート電極の前記第１の絶縁膜が
残された側と反対側にのみ形成される。この方法を用い
て、第２のリセスをドレイン側にのみ形成すると、ソー
ス抵抗を増加させずに、即ちドレイン電流の飽和領域で
の相互コンダクタンスを低下させずに、ゲート−ドレイ
ン耐圧を向上させることができる。また、低抵抗金属膜
からなるゲート電極上層の幅を変えることによって、第
２のリセスの幅を変化させることができ、ゲート−ドレ
イン耐圧の制御性が改善される。
１１）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜となる物質を半
導体基板に対して垂直に入射させるようにすると、前記
耐熱ゲート材料膜の外側の低抵抗金属膜下の領域の半導
体基板上には、被覆膜が被着しない。これは、真空蒸着
法では被覆膜となる物質の原子または分子の入射方向が
揃っているためである。この方法では、被覆膜を被着す
るのみの簡易な工程で、第２のリセス形成エッチング用
の被覆膜によるマスクが形成できる。ただし、ゲート電
極の片側の基板上には前記第１の絶縁膜が残されている
から、第２のリセスはゲート電極の前記第１の絶縁膜が
残された側と反対側にのみ形成される。この方法を用い
て、第２のリセスをドレイン側にのみ形成すると、ソー
ス抵抗を増加させずに、即ちドレイン電流の飽和領域で
の相互コンダクタンスを低下させずに、ゲート−ドレイ
ン耐圧を向上させることができる。また、低抵抗金属膜
からなるゲート電極上層の幅を変えることによって、第
２のリセスの幅を変化させることができ、ゲート−ドレ
イン耐圧の制御性が改善される。
【００３２】本発明に係わるＦＥＴの製造方法（請求項
１２）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、金属膜であるものであるから、金
属膜となる物質を半導体基板に対して垂直に入射させる
ようにすると、前記耐熱ゲート材料膜の外側の低抵抗金
属膜下の領域の半導体基板上には、金属膜が被着しな
い。これは、上記の説明のように真空蒸着法を用いてい
るためである。この方法では、金属膜を被着するのみの
簡易な工程で、第２のリセス形成エッチング用の金属膜
によるマスクが形成できる。ただし、ゲート電極の片側
の基板上には前記第１の絶縁膜が残されているから、第
２のリセスはゲート電極の前記第１の絶縁膜が残された
側と反対側にのみ形成される。この方法を用いて、第２
のリセスをドレイン側にのみ形成すると、ソース抵抗を
増加させずに、即ちドレイン電流の飽和領域での相互コ
ンダクタンスを低下させずに、ゲート−ドレイン耐圧を
向上させることができる。また、低抵抗金属膜からなる
ゲート電極上層の幅を変えることによって、第２のリセ
スの幅を変化させることができ、ゲート−ドレイン耐圧
の制御性が改善される。
１２）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、金属膜であるものであるから、金
属膜となる物質を半導体基板に対して垂直に入射させる
ようにすると、前記耐熱ゲート材料膜の外側の低抵抗金
属膜下の領域の半導体基板上には、金属膜が被着しな
い。これは、上記の説明のように真空蒸着法を用いてい
るためである。この方法では、金属膜を被着するのみの
簡易な工程で、第２のリセス形成エッチング用の金属膜
によるマスクが形成できる。ただし、ゲート電極の片側
の基板上には前記第１の絶縁膜が残されているから、第
２のリセスはゲート電極の前記第１の絶縁膜が残された
側と反対側にのみ形成される。この方法を用いて、第２
のリセスをドレイン側にのみ形成すると、ソース抵抗を
増加させずに、即ちドレイン電流の飽和領域での相互コ
ンダクタンスを低下させずに、ゲート−ドレイン耐圧を
向上させることができる。また、低抵抗金属膜からなる
ゲート電極上層の幅を変えることによって、第２のリセ
スの幅を変化させることができ、ゲート−ドレイン耐圧
の制御性が改善される。
【００３３】本発明に係わるＦＥＴの製造方法（請求項
１３）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、絶縁膜であるものであるから、絶
縁膜となる物質を半導体基板に対して垂直に入射させる
ようにすると、前記耐熱ゲート材料膜の外側の低抵抗金
属膜下の領域の半導体基板上には、絶縁膜が被着しな
い。これは、上記の説明のように真空蒸着法を用いてい
るためである。この方法では、絶縁膜を被着するのみの
簡易な工程で、第２のリセス形成エッチング用の絶縁膜
によるマスクが形成できる。ただし、ゲート電極の片側
の基板上には前記第１の絶縁膜が残されているから、第
２のリセスはゲート電極の前記第１の絶縁膜が残された
側と反対側にのみ形成される。この方法を用いて、第２
のリセスをドレイン側にのみ形成すると、ソース抵抗を
増加させずに、即ちドレイン電流の飽和領域での相互コ
ンダクタンスを低下させずに、ゲート−ドレイン耐圧を
向上させることができる。また、低抵抗金属膜からなる
ゲート電極上層の幅を変えることによって、第２のリセ
スの幅を変化させることができ、ゲート−ドレイン耐圧
の制御性が改善される。
１３）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、絶縁膜であるものであるから、絶
縁膜となる物質を半導体基板に対して垂直に入射させる
ようにすると、前記耐熱ゲート材料膜の外側の低抵抗金
属膜下の領域の半導体基板上には、絶縁膜が被着しな
い。これは、上記の説明のように真空蒸着法を用いてい
るためである。この方法では、絶縁膜を被着するのみの
簡易な工程で、第２のリセス形成エッチング用の絶縁膜
によるマスクが形成できる。ただし、ゲート電極の片側
の基板上には前記第１の絶縁膜が残されているから、第
２のリセスはゲート電極の前記第１の絶縁膜が残された
側と反対側にのみ形成される。この方法を用いて、第２
のリセスをドレイン側にのみ形成すると、ソース抵抗を
増加させずに、即ちドレイン電流の飽和領域での相互コ
ンダクタンスを低下させずに、ゲート−ドレイン耐圧を
向上させることができる。また、低抵抗金属膜からなる
ゲート電極上層の幅を変えることによって、第２のリセ
スの幅を変化させることができ、ゲート−ドレイン耐圧
の制御性が改善される。
【００３４】
実施例１．本発明の第１の実施例である、ＦＥＴの製造
方法について説明する。まず、本実施例のＦＥＴの製造
方法の工程を図１を用いて説明する。図１(a)から(e)
までの第１のリセス及びゲート電極を形成する工程は、
既に説明した図８(a) から(e) に示す、従来の方法とま
ったく同様である。即ち、まず図１(a)に示すように、
その表面にｎ型活性層２０が形成されている半絶縁性Ｇ
ａＡｓ基板１上に膜厚２００ｎｍ程度のＳｉＯ膜２など
の絶縁膜を形成し、さらにレジスト３を形成する。次に
レジスト３の開口部下のＳｉＯ膜をＲＩＥなどを用いて
除去し、露出したＧａＡｓ面をエッチングして深さ２０
０ｎｍ、幅０．８μｍ程度の第１のリセス４を形成す
る。その後図１(b) に示すように、レジスト３を除去
し、全面に膜厚５００ｎｍ程度のＳｉＯ膜を形成した
後、エッチバックによりＳｉＯ側壁５を形成する。この
側壁の幅は約２００ｎｍとなる。次に図１(c) に示すよ
うに耐熱ゲート材料であるＷＳｉ膜６（膜厚約２００ｎ
ｍ），低抵抗金属であるＡｕ膜７（膜厚約４００〜５０
０ｎｍ）を積層して、Ｔ型ゲート電極となる領域上にレ
ジスト８を形成する。この後、図１(d) に示すようにレ
ジスト８をマスクとしてＡｕ７をエッチングし、さらに
ＷＳｉ６をエッチングする。次に、図１(e) に示すよう
に、プラズマエッチング等を用いてＡｕ膜７より幅が狭
くなるようにＡｕ膜７をマスクとしてＷＳｉ６の側面を
エッチングした後、レジスト８及びＳｉＯ膜２を除去す
る。この結果、第１のリセス４の内側面に形成されたＳ
ｉＯ側壁５と、その内側に形成されたＷＳｉ膜層６（ゲ
ート下層）及びその上にＷＳｉ膜層６より広く形成され
たＡｕ膜層７（ゲート上層）の二層よりなるＴ型ゲート
電極９が形成される。このとき、ゲート長は、第１のリ
セス幅０．８μｍからＳｉＯ側壁５の幅の二倍０．４μ
ｍを引いたもの、即ち０．４μｍとなる。次に図１(f)
に示すように全面にイメージリバーサルレジスト１０を
塗布し、エッチバックなどの手法でレジスト上層を除去
して、Ｔ型ゲート上層がレジスト表面（図中の点線）よ
り上に露出するようにする。この際に基板面上に残るレ
ジスト厚は３００〜４００ｎｍ程度である。なお、イメ
ージリバーサルレジストではなくネガレジストを用いて
もよい。次に全面を露光した後、現像する。このとき図
１(g) に示すようにＴ型ゲート上層がマスクとなり、光
が照射されなかった（未露光の）ゲート上層直下の領域
のレジストのみが除去され、これ以外の領域にはレジス
ト１１が残る。このレジストが除去された領域のＧａＡ
ｓ基板をエッチングして図１(h) に示すように第２のリ
セスを形成する。この際、第２のリセスの深さは１００
ｎｍ程度とし、第１のリセスより浅くなるようにする。
この後、レジスト１１を除去する。さらに、図１(i) に
示すように、ＳｉＯ側壁５を除去してもよい。最後に、
図１(j) に示すように、ソース，ドレイン電極２１の形
成、パッシベーション膜２２の形成を行ってＦＥＴは完
成する。
方法について説明する。まず、本実施例のＦＥＴの製造
方法の工程を図１を用いて説明する。図１(a)から(e)
までの第１のリセス及びゲート電極を形成する工程は、
既に説明した図８(a) から(e) に示す、従来の方法とま
ったく同様である。即ち、まず図１(a)に示すように、
その表面にｎ型活性層２０が形成されている半絶縁性Ｇ
ａＡｓ基板１上に膜厚２００ｎｍ程度のＳｉＯ膜２など
の絶縁膜を形成し、さらにレジスト３を形成する。次に
レジスト３の開口部下のＳｉＯ膜をＲＩＥなどを用いて
除去し、露出したＧａＡｓ面をエッチングして深さ２０
０ｎｍ、幅０．８μｍ程度の第１のリセス４を形成す
る。その後図１(b) に示すように、レジスト３を除去
し、全面に膜厚５００ｎｍ程度のＳｉＯ膜を形成した
後、エッチバックによりＳｉＯ側壁５を形成する。この
側壁の幅は約２００ｎｍとなる。次に図１(c) に示すよ
うに耐熱ゲート材料であるＷＳｉ膜６（膜厚約２００ｎ
ｍ），低抵抗金属であるＡｕ膜７（膜厚約４００〜５０
０ｎｍ）を積層して、Ｔ型ゲート電極となる領域上にレ
ジスト８を形成する。この後、図１(d) に示すようにレ
ジスト８をマスクとしてＡｕ７をエッチングし、さらに
ＷＳｉ６をエッチングする。次に、図１(e) に示すよう
に、プラズマエッチング等を用いてＡｕ膜７より幅が狭
くなるようにＡｕ膜７をマスクとしてＷＳｉ６の側面を
エッチングした後、レジスト８及びＳｉＯ膜２を除去す
る。この結果、第１のリセス４の内側面に形成されたＳ
ｉＯ側壁５と、その内側に形成されたＷＳｉ膜層６（ゲ
ート下層）及びその上にＷＳｉ膜層６より広く形成され
たＡｕ膜層７（ゲート上層）の二層よりなるＴ型ゲート
電極９が形成される。このとき、ゲート長は、第１のリ
セス幅０．８μｍからＳｉＯ側壁５の幅の二倍０．４μ
ｍを引いたもの、即ち０．４μｍとなる。次に図１(f)
に示すように全面にイメージリバーサルレジスト１０を
塗布し、エッチバックなどの手法でレジスト上層を除去
して、Ｔ型ゲート上層がレジスト表面（図中の点線）よ
り上に露出するようにする。この際に基板面上に残るレ
ジスト厚は３００〜４００ｎｍ程度である。なお、イメ
ージリバーサルレジストではなくネガレジストを用いて
もよい。次に全面を露光した後、現像する。このとき図
１(g) に示すようにＴ型ゲート上層がマスクとなり、光
が照射されなかった（未露光の）ゲート上層直下の領域
のレジストのみが除去され、これ以外の領域にはレジス
ト１１が残る。このレジストが除去された領域のＧａＡ
ｓ基板をエッチングして図１(h) に示すように第２のリ
セスを形成する。この際、第２のリセスの深さは１００
ｎｍ程度とし、第１のリセスより浅くなるようにする。
この後、レジスト１１を除去する。さらに、図１(i) に
示すように、ＳｉＯ側壁５を除去してもよい。最後に、
図１(j) に示すように、ソース，ドレイン電極２１の形
成、パッシベーション膜２２の形成を行ってＦＥＴは完
成する。
【００３５】次に、本実施例のＦＥＴの製造方法の作用
及び効果について説明する。上記のように本実施例で
は、通常の写真製版技術では困難な微細な二段リセス形
状が簡易な工程によって得られる。また、Ａｕ膜からな
るゲート電極上層の幅を変えることによって、第２のリ
セスの幅を変化させることができ、ゲート−ドレイン耐
圧の制御性が改善される。さらに、第２のリセスは第１
のリセスより浅いため、第２のリセス下の活性層の厚さ
は第１のリセス下の活性層厚より厚くなり、従来の方法
でリセス幅を広げた場合と比較して、相互コンダクタン
スを大幅に低下させることなくゲート−ドレイン耐圧を
向上させることができる。また、ゲート形成前にソー
ス，ドレイン電極を形成しておけば、ゲート耐圧をモニ
タリングしながら二段リセスを形成することもできる。
及び効果について説明する。上記のように本実施例で
は、通常の写真製版技術では困難な微細な二段リセス形
状が簡易な工程によって得られる。また、Ａｕ膜からな
るゲート電極上層の幅を変えることによって、第２のリ
セスの幅を変化させることができ、ゲート−ドレイン耐
圧の制御性が改善される。さらに、第２のリセスは第１
のリセスより浅いため、第２のリセス下の活性層の厚さ
は第１のリセス下の活性層厚より厚くなり、従来の方法
でリセス幅を広げた場合と比較して、相互コンダクタン
スを大幅に低下させることなくゲート−ドレイン耐圧を
向上させることができる。また、ゲート形成前にソー
ス，ドレイン電極を形成しておけば、ゲート耐圧をモニ
タリングしながら二段リセスを形成することもできる。
【００３６】実施例２．本発明の第２の実施例である、
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図２を用いて説明する。最初
に、実施例１で説明した図１(a) から(e) と同一の工程
を用いて、図２(a) に示すような第１のリセスとＴ型ゲ
ートを形成する。次に図２(b) に示すようにＥＣＲプラ
ズマＣＶＤ法により、膜厚３００〜４００ｎｍ程度のＳ
ｉＯ膜１３を形成する。ＥＣＲプラズマＣＶＤ法による
膜の性質として側面部及び障害物の陰に付着した膜は、
脆弱であり、エッチングされ易いことが知られている。
この性質を利用してフッ酸などのエッチング液により、
図２(c) に示すように、Ｔ型ゲート電極側面及びＴ型ゲ
ート電極上層直下の基板表面のＳｉＯ膜１３を除去する
ことができる。この際、上記領域以外の領域に被着され
たＳｉＯ膜は残るように、エッチング時間を設定する。
次に図２(d) に示すようにＴ型ゲート電極上層直下の露
出したＧａＡｓ基板をエッチングして、第２のリセスを
形成する。この際、第２のリセスの深さは１００ｎｍ程
度とし、第１のリセスより浅くなるようにする。この
後、残されたＳｉＯ膜１３をエッチングにより除去す
る。さらにＳｉＯ側壁５を除去してもよい。最後に、ソ
ース，ドレイン電極の形成、パッシベーション膜の形成
を行ってＦＥＴは完成する。
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図２を用いて説明する。最初
に、実施例１で説明した図１(a) から(e) と同一の工程
を用いて、図２(a) に示すような第１のリセスとＴ型ゲ
ートを形成する。次に図２(b) に示すようにＥＣＲプラ
ズマＣＶＤ法により、膜厚３００〜４００ｎｍ程度のＳ
ｉＯ膜１３を形成する。ＥＣＲプラズマＣＶＤ法による
膜の性質として側面部及び障害物の陰に付着した膜は、
脆弱であり、エッチングされ易いことが知られている。
この性質を利用してフッ酸などのエッチング液により、
図２(c) に示すように、Ｔ型ゲート電極側面及びＴ型ゲ
ート電極上層直下の基板表面のＳｉＯ膜１３を除去する
ことができる。この際、上記領域以外の領域に被着され
たＳｉＯ膜は残るように、エッチング時間を設定する。
次に図２(d) に示すようにＴ型ゲート電極上層直下の露
出したＧａＡｓ基板をエッチングして、第２のリセスを
形成する。この際、第２のリセスの深さは１００ｎｍ程
度とし、第１のリセスより浅くなるようにする。この
後、残されたＳｉＯ膜１３をエッチングにより除去す
る。さらにＳｉＯ側壁５を除去してもよい。最後に、ソ
ース，ドレイン電極の形成、パッシベーション膜の形成
を行ってＦＥＴは完成する。
【００３７】次に、本実施例のＦＥＴの製造方法の作用
及び効果について説明する。上記のように、簡易な工程
によって第２のリセス形成エッチング用のＳｉＯ膜によ
るマスクが形成できる。また、低抵抗金属膜からなるゲ
ート電極上層の幅を変えることによって、第２のリセス
の幅を変化させることができ、ゲート−ドレイン耐圧の
制御性が改善される。さらに、第２のリセスは第１のリ
セスより浅いため、第２のリセス下の活性層の厚さは第
１のリセス下の活性層厚より厚くなり、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
及び効果について説明する。上記のように、簡易な工程
によって第２のリセス形成エッチング用のＳｉＯ膜によ
るマスクが形成できる。また、低抵抗金属膜からなるゲ
ート電極上層の幅を変えることによって、第２のリセス
の幅を変化させることができ、ゲート−ドレイン耐圧の
制御性が改善される。さらに、第２のリセスは第１のリ
セスより浅いため、第２のリセス下の活性層の厚さは第
１のリセス下の活性層厚より厚くなり、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
【００３８】実施例３．本発明の第３の実施例であるＦ
ＥＴの製造方法について説明する。まず、本実施例のＦ
ＥＴの製造方法の工程を図３を用いて説明する。最初
に、実施例１で説明した図１(a) から(e) と同一の工程
を用いて、図１(e) に示すような第１のリセスとＴ型ゲ
ートを作製する。次に図３(a) に示すように真空蒸着法
により、Ｔｉ，ＡｌやＳｉＯなどの除去が容易にできる
金属又は絶縁物からなる被覆膜１４を被着する。この被
覆膜の膜厚は３００〜４００ｎｍ程度とする。真空蒸着
法では、蒸着物の入射方向が揃っているので、この入射
方向を基板に対して垂直方向にとると、Ｔ型ゲート電極
上層直下の基板上には被覆膜は蒸着されずにＧａＡｓ基
板面が露出したままとなる。ここで図３(b) に示すよう
に、第２のリセスを形成するためのエッチングを行うこ
とにより、上記の露出した基板面にのみ第２のリセス１
２が形成される。この際、第２のリセスの深さは１００
ｎｍ程度とし、第１のリセスより浅くなるようにする。
この後、被覆膜１４をエッチングにより除去する。さら
にＳｉＯ側壁５を除去してもよい。最後に、ソース，ド
レイン電極の形成、パッシベーション膜の形成を行って
ＦＥＴは完成する。
ＥＴの製造方法について説明する。まず、本実施例のＦ
ＥＴの製造方法の工程を図３を用いて説明する。最初
に、実施例１で説明した図１(a) から(e) と同一の工程
を用いて、図１(e) に示すような第１のリセスとＴ型ゲ
ートを作製する。次に図３(a) に示すように真空蒸着法
により、Ｔｉ，ＡｌやＳｉＯなどの除去が容易にできる
金属又は絶縁物からなる被覆膜１４を被着する。この被
覆膜の膜厚は３００〜４００ｎｍ程度とする。真空蒸着
法では、蒸着物の入射方向が揃っているので、この入射
方向を基板に対して垂直方向にとると、Ｔ型ゲート電極
上層直下の基板上には被覆膜は蒸着されずにＧａＡｓ基
板面が露出したままとなる。ここで図３(b) に示すよう
に、第２のリセスを形成するためのエッチングを行うこ
とにより、上記の露出した基板面にのみ第２のリセス１
２が形成される。この際、第２のリセスの深さは１００
ｎｍ程度とし、第１のリセスより浅くなるようにする。
この後、被覆膜１４をエッチングにより除去する。さら
にＳｉＯ側壁５を除去してもよい。最後に、ソース，ド
レイン電極の形成、パッシベーション膜の形成を行って
ＦＥＴは完成する。
【００３９】次に、本実施例のＦＥＴの製造方法の作用
及び効果について説明する。上記のように、本実施例で
は、被覆膜を被着するだけで、第２のリセス形成エッチ
ング用の被覆膜によるマスクが形成でき、実施例１及び
２に示した方法より工程が簡素化される。また、低抵抗
金属膜からなるゲート電極上層の幅を変えることによっ
て、第２のリセスの幅を変化させることができ、ゲート
−ドレイン耐圧の制御性が改善される。さらに、第２の
リセスは第１のリセスより浅いため、第２のリセス下の
活性層の厚さは第１のリセス下の活性層厚より厚くな
り、従来の方法でリセス幅を広げた場合と比較して、相
互コンダクタンスを大幅に低下させることなくゲート−
ドレイン耐圧を向上させることができる。ただし、被覆
膜として金属膜を用いた場合は、第２のリセス形成のた
めのエッチング時のゲート耐圧のモニタリングが困難と
なる。
及び効果について説明する。上記のように、本実施例で
は、被覆膜を被着するだけで、第２のリセス形成エッチ
ング用の被覆膜によるマスクが形成でき、実施例１及び
２に示した方法より工程が簡素化される。また、低抵抗
金属膜からなるゲート電極上層の幅を変えることによっ
て、第２のリセスの幅を変化させることができ、ゲート
−ドレイン耐圧の制御性が改善される。さらに、第２の
リセスは第１のリセスより浅いため、第２のリセス下の
活性層の厚さは第１のリセス下の活性層厚より厚くな
り、従来の方法でリセス幅を広げた場合と比較して、相
互コンダクタンスを大幅に低下させることなくゲート−
ドレイン耐圧を向上させることができる。ただし、被覆
膜として金属膜を用いた場合は、第２のリセス形成のた
めのエッチング時のゲート耐圧のモニタリングが困難と
なる。
【００４０】実施例４．本発明の第４の実施例である、
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図４を用いて説明する。本実
施例は、実施例３における被覆膜をソース，ドレイン電
極となる金属膜としたものである。実施例３と同様に真
空蒸着法を用いているから、図４(a) に示したようにＴ
型ゲート電極上層直下の基板上にはソース，ドレイン電
極となる金属膜１５は蒸着されずにＧａＡｓ基板面が露
出したままとすることができる。ここで、第２のリセス
を形成するためのエッチングを行うことにより、図４
(b) に示すように、上記の露出した基板面にのみ第２の
リセス１２が形成される。この際、第２のリセスの深さ
は１００ｎｍ程度とし、第１のリセスより浅くなるよう
にする。さらに、ＳｉＯ側壁５を除去してもよい。最後
に、ソース，ドレイン電極の形成、パッシベーション膜
の形成を行ってＦＥＴは完成する。
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図４を用いて説明する。本実
施例は、実施例３における被覆膜をソース，ドレイン電
極となる金属膜としたものである。実施例３と同様に真
空蒸着法を用いているから、図４(a) に示したようにＴ
型ゲート電極上層直下の基板上にはソース，ドレイン電
極となる金属膜１５は蒸着されずにＧａＡｓ基板面が露
出したままとすることができる。ここで、第２のリセス
を形成するためのエッチングを行うことにより、図４
(b) に示すように、上記の露出した基板面にのみ第２の
リセス１２が形成される。この際、第２のリセスの深さ
は１００ｎｍ程度とし、第１のリセスより浅くなるよう
にする。さらに、ＳｉＯ側壁５を除去してもよい。最後
に、ソース，ドレイン電極の形成、パッシベーション膜
の形成を行ってＦＥＴは完成する。
【００４１】次に、本実施例のＦＥＴの製造方法の作用
及び効果について説明する。本実施例においては、金属
膜１５はそのままソース，ドレイン電極となり、この金
属膜の除去は不要であるため、実施例３に示した方法よ
りさらに工程数が削減される。また、低抵抗金属膜から
なるゲート電極上層の幅を変えることによって、第２の
リセスの幅を変化させることができ、ゲート−ドレイン
耐圧の制御性が改善される。さらに、第２のリセスは第
１のリセスより浅いため、第２のリセス下の活性層の厚
さは第１のリセス下の活性層厚より厚くなり、従来の方
法でリセス幅を広げた場合と比較して、相互コンダクタ
ンスを大幅に低下させることなくゲート−ドレイン耐圧
を向上させることができる。
及び効果について説明する。本実施例においては、金属
膜１５はそのままソース，ドレイン電極となり、この金
属膜の除去は不要であるため、実施例３に示した方法よ
りさらに工程数が削減される。また、低抵抗金属膜から
なるゲート電極上層の幅を変えることによって、第２の
リセスの幅を変化させることができ、ゲート−ドレイン
耐圧の制御性が改善される。さらに、第２のリセスは第
１のリセスより浅いため、第２のリセス下の活性層の厚
さは第１のリセス下の活性層厚より厚くなり、従来の方
法でリセス幅を広げた場合と比較して、相互コンダクタ
ンスを大幅に低下させることなくゲート−ドレイン耐圧
を向上させることができる。
【００４２】実施例５．本発明の第５の実施例である、
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図５を用いて説明する。最初
に、実施例１で説明した図１(a) から(d) と同一の工程
を用いて、第１のリセス４の形成とＴ型ゲートを形成す
るためのＡｕ膜７、ＷＳｉ膜６の同一幅でのエッチング
までを行う。次に、レジスト８を除去し、図５(a) に示
すように、ゲート電極の片側の側面及びこの側面に隣接
するＳｉＯ膜２上の一定の領域を被覆するようにレジス
ト１６を形成する。さらに、実施例１と同様に低抵抗金
属膜７をマスクとして耐熱ゲート材料膜６の側面をエッ
チングする。ただし、この際レジスト１６でマスクされ
た側の耐熱ゲート材料膜６の側面はエッチングされな
い。次に、このレジスト１６をマスクとしてＳｉＯ膜２
をエツチングした後、レジスト１６を除去する。これに
よって、レジスト１６の下のＳｉＯ膜のみがＧａＡｓ基
板上に残る。以下は、実施例１で説明した、イメージリ
バーサルレジストを用いた方法とまったく同様の工程を
行う。即ち、図５(b) に示すように全面にイメージリバ
ーサルレジスト１０を塗布し、エッチバックなどの手法
でレジスト上層を除去して、Ｔ型ゲート上層がレジスト
表面（図中の点線）より上に露出するようにする。この
際に基板面上に残るレジスト厚は３００〜４００ｎｍ程
度である。なお、イメージリバーサルレジストではなく
ネガレジストを用いてもよい。次に全面を露光した後、
現像する。このとき、図５(c) に示すようにＴ型ゲート
上層がマスクとなり、光が照射されなかった（未露光
の）ゲート上層直下の領域のレジストのみが除去され、
これ以外の領域にはレジスト１１が残る。このレジスト
が除去された領域のＧａＡｓ基板表面は露出するが、上
記のＳｉＯ膜２が残された領域の基板表面は当然露出し
ない。従って、次のＧａＡｓのエッチング工程によって
第２のリセスが形成されるのは、上記のＳｉＯ膜２が残
されなかった側のゲート電極側面に隣接する領域のみで
ある。即ち、図５(d) に示すように、ゲート電極の片側
にのみ第２のリセスが形成される。この際、第２のリセ
スの深さは１００ｎｍ程度とし、第１のリセスより浅く
なるようにする。この後、レジスト１１及び残されたＳ
ｉＯ膜２を除去する。さらに、ＳｉＯ側壁５を除去して
もよい。最後に、ソース，ドレイン電極の形成、パッシ
ベーション膜の形成を行ってＦＥＴは完成する。
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図５を用いて説明する。最初
に、実施例１で説明した図１(a) から(d) と同一の工程
を用いて、第１のリセス４の形成とＴ型ゲートを形成す
るためのＡｕ膜７、ＷＳｉ膜６の同一幅でのエッチング
までを行う。次に、レジスト８を除去し、図５(a) に示
すように、ゲート電極の片側の側面及びこの側面に隣接
するＳｉＯ膜２上の一定の領域を被覆するようにレジス
ト１６を形成する。さらに、実施例１と同様に低抵抗金
属膜７をマスクとして耐熱ゲート材料膜６の側面をエッ
チングする。ただし、この際レジスト１６でマスクされ
た側の耐熱ゲート材料膜６の側面はエッチングされな
い。次に、このレジスト１６をマスクとしてＳｉＯ膜２
をエツチングした後、レジスト１６を除去する。これに
よって、レジスト１６の下のＳｉＯ膜のみがＧａＡｓ基
板上に残る。以下は、実施例１で説明した、イメージリ
バーサルレジストを用いた方法とまったく同様の工程を
行う。即ち、図５(b) に示すように全面にイメージリバ
ーサルレジスト１０を塗布し、エッチバックなどの手法
でレジスト上層を除去して、Ｔ型ゲート上層がレジスト
表面（図中の点線）より上に露出するようにする。この
際に基板面上に残るレジスト厚は３００〜４００ｎｍ程
度である。なお、イメージリバーサルレジストではなく
ネガレジストを用いてもよい。次に全面を露光した後、
現像する。このとき、図５(c) に示すようにＴ型ゲート
上層がマスクとなり、光が照射されなかった（未露光
の）ゲート上層直下の領域のレジストのみが除去され、
これ以外の領域にはレジスト１１が残る。このレジスト
が除去された領域のＧａＡｓ基板表面は露出するが、上
記のＳｉＯ膜２が残された領域の基板表面は当然露出し
ない。従って、次のＧａＡｓのエッチング工程によって
第２のリセスが形成されるのは、上記のＳｉＯ膜２が残
されなかった側のゲート電極側面に隣接する領域のみで
ある。即ち、図５(d) に示すように、ゲート電極の片側
にのみ第２のリセスが形成される。この際、第２のリセ
スの深さは１００ｎｍ程度とし、第１のリセスより浅く
なるようにする。この後、レジスト１１及び残されたＳ
ｉＯ膜２を除去する。さらに、ＳｉＯ側壁５を除去して
もよい。最後に、ソース，ドレイン電極の形成、パッシ
ベーション膜の形成を行ってＦＥＴは完成する。
【００４３】次に、本実施例のＦＥＴの製造方法の作用
及び効果について説明する。上記のように、本実施例
は、第１のリセス形成のためのマスクとして用いたＳｉ
Ｏ膜２をＴ型ゲート電極形成後に完全にエッチングして
しまわずに、Ｔ型ゲート電極の片側の一定の領域に残し
ておくことにより、これをイメージリバーサルレジスト
とともに第２のリセス形成のためのエッチングのマスク
とし、第２のリセスをＴ型ゲート電極の上記のＳｉＯ膜
が残された側と反対側にのみ形成するものである。この
方法を用いて、第２のリセスをゲート電極のドレイン側
にのみ形成すると、ソース抵抗を増加させずに、即ちド
レイン電流の飽和領域での相互コンダクタンスを低下さ
せずに、ゲート−ドレイン耐圧を向上させることができ
る。また、低抵抗金属膜からなるゲート電極上層の幅を
変えることによって、第２のリセスの幅を変化させるこ
とができ、ゲート−ドレイン耐圧の制御性が改善され
る。
及び効果について説明する。上記のように、本実施例
は、第１のリセス形成のためのマスクとして用いたＳｉ
Ｏ膜２をＴ型ゲート電極形成後に完全にエッチングして
しまわずに、Ｔ型ゲート電極の片側の一定の領域に残し
ておくことにより、これをイメージリバーサルレジスト
とともに第２のリセス形成のためのエッチングのマスク
とし、第２のリセスをＴ型ゲート電極の上記のＳｉＯ膜
が残された側と反対側にのみ形成するものである。この
方法を用いて、第２のリセスをゲート電極のドレイン側
にのみ形成すると、ソース抵抗を増加させずに、即ちド
レイン電流の飽和領域での相互コンダクタンスを低下さ
せずに、ゲート−ドレイン耐圧を向上させることができ
る。また、低抵抗金属膜からなるゲート電極上層の幅を
変えることによって、第２のリセスの幅を変化させるこ
とができ、ゲート−ドレイン耐圧の制御性が改善され
る。
【００４４】実施例６．本発明の第６の実施例である、
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図６を用いて説明する。最初
に、実施例１で説明した図１(a) から(d) と同一の工程
を用いて、第１のリセス４の形成とＴ型ゲートを形成す
るためのＡｕ膜７、ＷＳｉ膜６の同一幅でのエッチング
までを行う。次に、実施例５で説明した図５(a) の工程
を行う。即ち、レジスト８を除去した後、ゲート電極の
片側の側面及びこの側面に隣接するＳｉＯ膜２上の一定
の領域を被覆するようにレジスト１６を形成する。さら
に、実施例１と同様に低抵抗金属膜７をマスクとして耐
熱ゲート材料膜６の側面をエッチングする。ただし、こ
の際レジスト１６でマスクされた側の耐熱ゲート材料膜
６の側面はエッチングされない。次に、このレジスト１
６をマスクとしてＳｉＯ膜２をエツチングした後、レジ
スト１６を除去する。これによって、レジスト１６の下
のＳｉＯ膜のみがＧａＡｓ基板上に残る。以下は、実施
例２で説明した、ＥＣＲプラズマＣＶＤ法を用いた方法
とまったく同様の工程を行う。即ち、図６(a) に示すよ
うにＥＣＲプラズマＣＶＤ法により、膜厚３００〜４０
０ｎｍ程度のＳｉＯ膜１３を形成する。ＥＣＲプラズマ
ＣＶＤ法による膜の性質として側面部及び障害物の陰に
付着した膜は、脆弱であり、エッチングされ易いことが
知られている。この性質を利用してフッ酸などのエッチ
ング液により、図６(b) に示すように、Ｔ型ゲート電極
側面及びＴ型ゲート電極上層直下の基板表面のＳｉＯ膜
１３を除去することができる。この際、上記領域以外の
領域に被着されたＳｉＯ膜は残るように、エッチング時
間を設定する。次に図６(c) に示すようにＴ型ゲート電
極上層直下の露出したＧａＡｓ基板をエッチングして、
第２のリセス１２を形成する。ただし、第２のリセスが
形成されるのは、上記のＳｉＯ膜２が残されなかった側
のゲート電極側面に隣接する領域のみである。即ち、図
５(d) に示すように、ゲート電極の片側にのみ第２のリ
セスが形成される。この際、第２のリセスの深さは１０
０ｎｍ程度とし、第１のリセスより浅くなるようにす
る。この後、残されたＳｉＯ膜１３及びＳｉＯ膜２をエ
ッチングにより除去する。さらにＳｉＯ側壁５を除去し
てもよい。最後に、ソース，ドレイン電極の形成、パッ
シベーション膜の形成を行ってＦＥＴは完成する。
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図６を用いて説明する。最初
に、実施例１で説明した図１(a) から(d) と同一の工程
を用いて、第１のリセス４の形成とＴ型ゲートを形成す
るためのＡｕ膜７、ＷＳｉ膜６の同一幅でのエッチング
までを行う。次に、実施例５で説明した図５(a) の工程
を行う。即ち、レジスト８を除去した後、ゲート電極の
片側の側面及びこの側面に隣接するＳｉＯ膜２上の一定
の領域を被覆するようにレジスト１６を形成する。さら
に、実施例１と同様に低抵抗金属膜７をマスクとして耐
熱ゲート材料膜６の側面をエッチングする。ただし、こ
の際レジスト１６でマスクされた側の耐熱ゲート材料膜
６の側面はエッチングされない。次に、このレジスト１
６をマスクとしてＳｉＯ膜２をエツチングした後、レジ
スト１６を除去する。これによって、レジスト１６の下
のＳｉＯ膜のみがＧａＡｓ基板上に残る。以下は、実施
例２で説明した、ＥＣＲプラズマＣＶＤ法を用いた方法
とまったく同様の工程を行う。即ち、図６(a) に示すよ
うにＥＣＲプラズマＣＶＤ法により、膜厚３００〜４０
０ｎｍ程度のＳｉＯ膜１３を形成する。ＥＣＲプラズマ
ＣＶＤ法による膜の性質として側面部及び障害物の陰に
付着した膜は、脆弱であり、エッチングされ易いことが
知られている。この性質を利用してフッ酸などのエッチ
ング液により、図６(b) に示すように、Ｔ型ゲート電極
側面及びＴ型ゲート電極上層直下の基板表面のＳｉＯ膜
１３を除去することができる。この際、上記領域以外の
領域に被着されたＳｉＯ膜は残るように、エッチング時
間を設定する。次に図６(c) に示すようにＴ型ゲート電
極上層直下の露出したＧａＡｓ基板をエッチングして、
第２のリセス１２を形成する。ただし、第２のリセスが
形成されるのは、上記のＳｉＯ膜２が残されなかった側
のゲート電極側面に隣接する領域のみである。即ち、図
５(d) に示すように、ゲート電極の片側にのみ第２のリ
セスが形成される。この際、第２のリセスの深さは１０
０ｎｍ程度とし、第１のリセスより浅くなるようにす
る。この後、残されたＳｉＯ膜１３及びＳｉＯ膜２をエ
ッチングにより除去する。さらにＳｉＯ側壁５を除去し
てもよい。最後に、ソース，ドレイン電極の形成、パッ
シベーション膜の形成を行ってＦＥＴは完成する。
【００４５】次に、本実施例のＦＥＴの製造方法の作用
及び効果について説明する。上記のように、本実施例
は、第１のリセス形成のためのマスクとして用いたＳｉ
Ｏ膜２をＴ型ゲート電極形成後に完全にエッチングして
しまわずに、Ｔ型ゲート電極の片側の一定の領域に残し
ておくことにより、これをＥＣＲプラズマＣＶＤ法によ
るＳｉＯ膜２とともに第２のリセス形成のためのエッチ
ングのマスクとし、第２のリセスをＴ型ゲート電極の上
記のＳｉＯ膜が残された側と反対側にのみ形成するもの
である。この方法を用いて、第２のリセスをゲート電極
のドレイン側にのみ形成すると、ソース抵抗を増加させ
ずに、即ちドレイン電流の飽和領域での相互コンダクタ
ンスを低下させずに、ゲート−ドレイン耐圧を向上させ
ることができる。また、上記のように、簡易な工程によ
って第２のリセス形成エッチング用のＳｉＯ膜によるマ
スクが形成できる。さらに、低抵抗金属膜からなるゲー
ト電極上層の幅を変えることによって、第２のリセスの
幅を変化させることができ、ゲート−ドレイン耐圧の制
御性が改善される。
及び効果について説明する。上記のように、本実施例
は、第１のリセス形成のためのマスクとして用いたＳｉ
Ｏ膜２をＴ型ゲート電極形成後に完全にエッチングして
しまわずに、Ｔ型ゲート電極の片側の一定の領域に残し
ておくことにより、これをＥＣＲプラズマＣＶＤ法によ
るＳｉＯ膜２とともに第２のリセス形成のためのエッチ
ングのマスクとし、第２のリセスをＴ型ゲート電極の上
記のＳｉＯ膜が残された側と反対側にのみ形成するもの
である。この方法を用いて、第２のリセスをゲート電極
のドレイン側にのみ形成すると、ソース抵抗を増加させ
ずに、即ちドレイン電流の飽和領域での相互コンダクタ
ンスを低下させずに、ゲート−ドレイン耐圧を向上させ
ることができる。また、上記のように、簡易な工程によ
って第２のリセス形成エッチング用のＳｉＯ膜によるマ
スクが形成できる。さらに、低抵抗金属膜からなるゲー
ト電極上層の幅を変えることによって、第２のリセスの
幅を変化させることができ、ゲート−ドレイン耐圧の制
御性が改善される。
【００４６】実施例７．本発明の第７の実施例である、
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図７を用いて説明する。最初
に、実施例１で説明した図１(a) から(d) と同一の工程
を用いて、第１のリセス４の形成とＴ型ゲートを形成す
るためのＡｕ膜７、ＷＳｉ膜６の同一幅でのエッチング
までを行う。次に、実施例５で説明した図５(a) の工程
を行う。即ち、レジスト８を除去した後、ゲート電極の
片側の側面及びこの側面に隣接するＳｉＯ膜２上の一定
の領域を被覆するようにレジスト１６を形成する。さら
に、実施例１と同様に低抵抗金属膜７をマスクとして耐
熱ゲート材料膜６の側面をエッチングする。ただし、こ
の際レジスト１６でマスクされた側の耐熱ゲート材料膜
６の側面はエッチングされない。次に、このレジスト１
６をマスクとしてＳｉＯ膜２をエツチングした後、レジ
スト１６を除去する。これによって、レジスト１６の下
のＳｉＯ膜２のみがＧａＡｓ基板上に残る。以下は、実
施例３で説明した、真空蒸着法を用いた方法とまったく
同様の工程を行う。即ち、図７(a) に示すように真空蒸
着法により、Ｔｉ，ＡｌやＳｉＯなどの除去が容易にで
きる金属又は絶縁物からなる被覆膜１４を被着する。こ
の被覆膜の膜厚は３００〜４００ｎｍ程度とする。真空
蒸着法では、蒸着物の入射方向が揃っているので、この
入射方向を基板に対して垂直方向にとると、Ｔ型ゲート
電極上層直下の基板上には被覆膜は蒸着されずにＧａＡ
ｓ基板面が露出したままとなる。ただし、上記のＳｉＯ
膜２が残された側のゲート電極上層直下の基板面は当
然、ＳｉＯ膜２で被覆されたままである。ここで、図７
(b) に示すように、第２のリセスを形成するためのエッ
チングを行うことにより、上記のゲート電極の片側の露
出した基板面にのみ第２のリセス１２が形成される。こ
の際、第２のリセスの深さは１００ｎｍ程度とし、第１
のリセスより浅くなるようにする。この後、被覆膜１４
をエッチングにより除去し、残されたＳｉＯ膜２も除去
する。さらにＳｉＯ側壁５を除去してもよい。最後に、
ソース，ドレイン電極の形成、パッシベーション膜の形
成を行ってＦＥＴは完成する。
ＦＥＴの製造方法について説明する。まず、本実施例の
ＦＥＴの製造方法の工程を図７を用いて説明する。最初
に、実施例１で説明した図１(a) から(d) と同一の工程
を用いて、第１のリセス４の形成とＴ型ゲートを形成す
るためのＡｕ膜７、ＷＳｉ膜６の同一幅でのエッチング
までを行う。次に、実施例５で説明した図５(a) の工程
を行う。即ち、レジスト８を除去した後、ゲート電極の
片側の側面及びこの側面に隣接するＳｉＯ膜２上の一定
の領域を被覆するようにレジスト１６を形成する。さら
に、実施例１と同様に低抵抗金属膜７をマスクとして耐
熱ゲート材料膜６の側面をエッチングする。ただし、こ
の際レジスト１６でマスクされた側の耐熱ゲート材料膜
６の側面はエッチングされない。次に、このレジスト１
６をマスクとしてＳｉＯ膜２をエツチングした後、レジ
スト１６を除去する。これによって、レジスト１６の下
のＳｉＯ膜２のみがＧａＡｓ基板上に残る。以下は、実
施例３で説明した、真空蒸着法を用いた方法とまったく
同様の工程を行う。即ち、図７(a) に示すように真空蒸
着法により、Ｔｉ，ＡｌやＳｉＯなどの除去が容易にで
きる金属又は絶縁物からなる被覆膜１４を被着する。こ
の被覆膜の膜厚は３００〜４００ｎｍ程度とする。真空
蒸着法では、蒸着物の入射方向が揃っているので、この
入射方向を基板に対して垂直方向にとると、Ｔ型ゲート
電極上層直下の基板上には被覆膜は蒸着されずにＧａＡ
ｓ基板面が露出したままとなる。ただし、上記のＳｉＯ
膜２が残された側のゲート電極上層直下の基板面は当
然、ＳｉＯ膜２で被覆されたままである。ここで、図７
(b) に示すように、第２のリセスを形成するためのエッ
チングを行うことにより、上記のゲート電極の片側の露
出した基板面にのみ第２のリセス１２が形成される。こ
の際、第２のリセスの深さは１００ｎｍ程度とし、第１
のリセスより浅くなるようにする。この後、被覆膜１４
をエッチングにより除去し、残されたＳｉＯ膜２も除去
する。さらにＳｉＯ側壁５を除去してもよい。最後に、
ソース，ドレイン電極の形成、パッシベーション膜の形
成を行ってＦＥＴは完成する。
【００４７】次に、本実施例のＦＥＴの製造方法の作用
及び効果について説明する。上記のように、本実施例
は、第１のリセス形成のためのマスクとして用いたＳｉ
Ｏ膜２をＴ型ゲート電極形成後に完全にエッチングして
しまわずに、Ｔ型ゲート電極の片側の一定の領域に残し
ておくことにより、これを真空蒸着法による被覆膜１４
とともに第２のリセス形成のためのエッチングのマスク
とし、第２のリセスをＴ型ゲート電極の上記の被覆膜が
残された側と反対側にのみ形成するものである。この方
法を用いて、第２のリセスをゲート電極のドレイン側に
のみ形成すると、ソース抵抗を増加させずに、即ちドレ
イン電流の飽和領域での相互コンダクタンスを低下させ
ずに、ゲート−ドレイン耐圧を向上させることができ
る。また、上記のように、本実施例では、被覆膜を被着
するだけで、第２のリセス形成エッチング用の被覆膜に
よるマスクが形成でき、実施例５及び６に示した方法よ
り工程が簡素化される。さらに、低抵抗金属膜からなる
ゲート電極上層の幅を変えることによって、第２のリセ
スの幅を変化させることができ、ゲート−ドレイン耐圧
の制御性が改善される。
及び効果について説明する。上記のように、本実施例
は、第１のリセス形成のためのマスクとして用いたＳｉ
Ｏ膜２をＴ型ゲート電極形成後に完全にエッチングして
しまわずに、Ｔ型ゲート電極の片側の一定の領域に残し
ておくことにより、これを真空蒸着法による被覆膜１４
とともに第２のリセス形成のためのエッチングのマスク
とし、第２のリセスをＴ型ゲート電極の上記の被覆膜が
残された側と反対側にのみ形成するものである。この方
法を用いて、第２のリセスをゲート電極のドレイン側に
のみ形成すると、ソース抵抗を増加させずに、即ちドレ
イン電流の飽和領域での相互コンダクタンスを低下させ
ずに、ゲート−ドレイン耐圧を向上させることができ
る。また、上記のように、本実施例では、被覆膜を被着
するだけで、第２のリセス形成エッチング用の被覆膜に
よるマスクが形成でき、実施例５及び６に示した方法よ
り工程が簡素化される。さらに、低抵抗金属膜からなる
ゲート電極上層の幅を変えることによって、第２のリセ
スの幅を変化させることができ、ゲート−ドレイン耐圧
の制御性が改善される。
【００４８】
【発明の効果】本発明に係わるＦＥＴの製造方法（請求
項１）は、半導体基板の主表面上に第１の絶縁膜を形成
し、その第１のリセスを形成すべき部分に相当する部分
を除去して開口部を形成する工程と、前記第１の絶縁膜
をマスクとして、その開口部を介して前記半導体基板に
第１のリセスを掘り込む工程と、全面に第２の絶縁膜を
形成し、該第２の絶縁膜をエッチバックし、前記第１の
絶縁膜の開口部の内側面及び前記半導体基板の第１のリ
セスの内側面に前記第２の絶縁膜からなる絶縁膜側壁を
形成する工程と、全面に、耐熱性ゲート材料膜及び低抵
抗金属膜を形成する工程と、該低抵抗金属膜上の前記第
１のリセス開口を含むこれより大きい第２のリセス開口
を形成すべき領域にゲート形成用レジストを形成する工
程と、該レジストをマスクとして前記低抵抗金属膜及び
前記耐熱性ゲート材料膜をエッチングする工程と、該レ
ジスト下に残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜側面を残された前記耐熱性ゲート
材料膜の幅が前記低抵抗金属膜の幅より狭くなるように
エッチングし、前記耐熱性ゲート材料及び前記低抵抗金
属からなるゲート電極を形成する工程と、前記第１の絶
縁膜を除去する工程と、前記半導体基板の主表面上の前
記低抵抗金属膜の下の第２リセス形成領域を除く領域に
被覆膜を形成する工程と、前記被覆膜、前記ゲート電極
及び前記絶縁膜側壁をマスクとして、前記半導体基板の
前記第２リセス形成領域に第１のリセスより浅い深さの
第２のリセスを掘り込む工程とを含むものであるから、
ゲート−ドレイン耐圧の制御性が改善される。また、従
来の方法でリセス幅を広げた場合と比較して、相互コン
ダクタンスを大幅に低下させることなくゲート−ドレイ
ン耐圧を向上させることができる。さらに、第２のリセ
スの形成は、ゲート電極の形成に引き続いて、且つゲー
ト電極構造を利用して行われるため、工程が簡易なもの
となる。
項１）は、半導体基板の主表面上に第１の絶縁膜を形成
し、その第１のリセスを形成すべき部分に相当する部分
を除去して開口部を形成する工程と、前記第１の絶縁膜
をマスクとして、その開口部を介して前記半導体基板に
第１のリセスを掘り込む工程と、全面に第２の絶縁膜を
形成し、該第２の絶縁膜をエッチバックし、前記第１の
絶縁膜の開口部の内側面及び前記半導体基板の第１のリ
セスの内側面に前記第２の絶縁膜からなる絶縁膜側壁を
形成する工程と、全面に、耐熱性ゲート材料膜及び低抵
抗金属膜を形成する工程と、該低抵抗金属膜上の前記第
１のリセス開口を含むこれより大きい第２のリセス開口
を形成すべき領域にゲート形成用レジストを形成する工
程と、該レジストをマスクとして前記低抵抗金属膜及び
前記耐熱性ゲート材料膜をエッチングする工程と、該レ
ジスト下に残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜側面を残された前記耐熱性ゲート
材料膜の幅が前記低抵抗金属膜の幅より狭くなるように
エッチングし、前記耐熱性ゲート材料及び前記低抵抗金
属からなるゲート電極を形成する工程と、前記第１の絶
縁膜を除去する工程と、前記半導体基板の主表面上の前
記低抵抗金属膜の下の第２リセス形成領域を除く領域に
被覆膜を形成する工程と、前記被覆膜、前記ゲート電極
及び前記絶縁膜側壁をマスクとして、前記半導体基板の
前記第２リセス形成領域に第１のリセスより浅い深さの
第２のリセスを掘り込む工程とを含むものであるから、
ゲート−ドレイン耐圧の制御性が改善される。また、従
来の方法でリセス幅を広げた場合と比較して、相互コン
ダクタンスを大幅に低下させることなくゲート−ドレイ
ン耐圧を向上させることができる。さらに、第２のリセ
スの形成は、ゲート電極の形成に引き続いて、且つゲー
ト電極構造を利用して行われるため、工程が簡易なもの
となる。
【００４９】本発明に係わるＦＥＴの製造方法（請求項
２）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、簡易な工程によって第２の
リセス形成エッチング用のレジストマスクが形成でき
る。また、ゲート−ドレイン耐圧の制御性が改善され
る。さらに、従来の方法でリセス幅を広げた場合と比較
して、相互コンダクタンスを大幅に低下させることなく
ゲート−ドレイン耐圧を向上させることができる。
２）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、簡易な工程によって第２の
リセス形成エッチング用のレジストマスクが形成でき
る。また、ゲート−ドレイン耐圧の制御性が改善され
る。さらに、従来の方法でリセス幅を広げた場合と比較
して、相互コンダクタンスを大幅に低下させることなく
ゲート−ドレイン耐圧を向上させることができる。
【００５０】本発明に係わるＦＥＴの製造方法（請求項
３）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
簡易な工程によって第２のリセス形成エッチング用の絶
縁膜によるマスクが形成できる。また、ゲート−ドレイ
ン耐圧の制御性が改善される。さらに、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
３）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
簡易な工程によって第２のリセス形成エッチング用の絶
縁膜によるマスクが形成できる。また、ゲート−ドレイ
ン耐圧の制御性が改善される。さらに、従来の方法でリ
セス幅を広げた場合と比較して、相互コンダクタンスを
大幅に低下させることなくゲート−ドレイン耐圧を向上
させることができる。
【００５１】本発明に係わるＦＥＴの製造方法（請求項
４）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜を被着するのみ
の簡易な工程で、第２のリセス形成エッチング用の被覆
膜によるマスクが形成できる。また、ゲート−ドレイン
耐圧の制御性が改善される。さらに、従来の方法でリセ
ス幅を広げた場合と比較して、相互コンダクタンスを大
幅に低下させることなくゲート−ドレイン耐圧を向上さ
せることができる。
４）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜を被着するのみ
の簡易な工程で、第２のリセス形成エッチング用の被覆
膜によるマスクが形成できる。また、ゲート−ドレイン
耐圧の制御性が改善される。さらに、従来の方法でリセ
ス幅を広げた場合と比較して、相互コンダクタンスを大
幅に低下させることなくゲート−ドレイン耐圧を向上さ
せることができる。
【００５２】本発明に係わるＦＥＴの製造方法（請求項
５）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、金属膜であるものであるから、金属
膜を被着するのみの簡易な工程で、第２のリセス形成エ
ッチング用の金属膜によるマスクが形成できる。また、
ゲート−ドレイン耐圧の制御性が改善される。さらに、
従来の方法でリセス幅を広げた場合と比較して、相互コ
ンダクタンスを大幅に低下させることなくゲート−ドレ
イン耐圧を向上させることができる。
５）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、金属膜であるものであるから、金属
膜を被着するのみの簡易な工程で、第２のリセス形成エ
ッチング用の金属膜によるマスクが形成できる。また、
ゲート−ドレイン耐圧の制御性が改善される。さらに、
従来の方法でリセス幅を広げた場合と比較して、相互コ
ンダクタンスを大幅に低下させることなくゲート−ドレ
イン耐圧を向上させることができる。
【００５３】本発明に係わるＦＥＴの製造方法（請求項
６）は、上記のＦＥＴの製造方法（請求項５）におい
て、前記金属膜が、ソース電極及びドレイン電極となる
金属膜であるものであるから、金属膜の被着のみで、第
２のリセス形成エッチング用の金属膜によるマスクが形
成できるだけでなく、この金属膜がそのままソース、ド
レイン電極となるため、工程はより一層簡易なものとな
る。また、ゲート−ドレイン耐圧の制御性が改善され
る。さらに、従来の方法でリセス幅を広げた場合と比較
して、相互コンダクタンスを大幅に低下させることなく
ゲート−ドレイン耐圧を向上させることができる。
６）は、上記のＦＥＴの製造方法（請求項５）におい
て、前記金属膜が、ソース電極及びドレイン電極となる
金属膜であるものであるから、金属膜の被着のみで、第
２のリセス形成エッチング用の金属膜によるマスクが形
成できるだけでなく、この金属膜がそのままソース、ド
レイン電極となるため、工程はより一層簡易なものとな
る。また、ゲート−ドレイン耐圧の制御性が改善され
る。さらに、従来の方法でリセス幅を広げた場合と比較
して、相互コンダクタンスを大幅に低下させることなく
ゲート−ドレイン耐圧を向上させることができる。
【００５４】本発明に係わるＦＥＴの製造方法（請求項
７）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、絶縁膜であるものであるから、絶縁
膜を被着するのみの簡易な工程で、第２のリセス形成エ
ッチング用の金属膜によるマスクが形成できる。また、
ゲート−ドレイン耐圧の制御性が改善される。さらに、
従来の方法でリセス幅を広げた場合と比較して、相互コ
ンダクタンスを大幅に低下させることなくゲート−ドレ
イン耐圧を向上させることができる。
７）は、上記のＦＥＴの製造方法（請求項４）におい
て、前記被覆膜が、絶縁膜であるものであるから、絶縁
膜を被着するのみの簡易な工程で、第２のリセス形成エ
ッチング用の金属膜によるマスクが形成できる。また、
ゲート−ドレイン耐圧の制御性が改善される。さらに、
従来の方法でリセス幅を広げた場合と比較して、相互コ
ンダクタンスを大幅に低下させることなくゲート−ドレ
イン耐圧を向上させることができる。
【００５５】本発明に係わるＦＥＴの製造方法（請求項
８）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記ゲート形成用レジストをマスクとして前記低抵
抗金属膜及び前記耐熱性ゲート材料膜をエッチングする
工程の後、残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜側面をエッチングし、前記耐熱性
ゲート材料及び前記低抵抗金属からなるゲート電極を形
成する工程の前に、前記低抵抗金属膜及び前記耐熱性ゲ
ート材料膜の一方の側面及び該側面に隣接する前記第１
の絶縁膜上の一定の領域を被覆するように前記第１の絶
縁膜のエッチングのマスクとなるレジストを形成する工
程を含むものであり、前記第１の絶縁膜を除去する工程
が、前記第１の絶縁膜のエッチングのマスクとなるレジ
ストが形成された領域以外の領域の前記第１の絶縁膜を
エッチングによって除去するものであるから、第２のリ
セスがゲート電極の前記第１の絶縁膜が残された側と反
対側にのみ形成される。この方法を用いて、第２のリセ
スをドレイン側にのみ形成すると、ドレイン電流の飽和
領域での相互コンダクタンスを低下させずに、ゲート−
ドレイン耐圧を向上させることができる。また、ゲート
−ドレイン耐圧の制御性が改善される。
８）は、上記のＦＥＴの製造方法（請求項１）におい
て、前記ゲート形成用レジストをマスクとして前記低抵
抗金属膜及び前記耐熱性ゲート材料膜をエッチングする
工程の後、残された前記低抵抗金属膜をマスクとして前
記耐熱性ゲート材料膜側面をエッチングし、前記耐熱性
ゲート材料及び前記低抵抗金属からなるゲート電極を形
成する工程の前に、前記低抵抗金属膜及び前記耐熱性ゲ
ート材料膜の一方の側面及び該側面に隣接する前記第１
の絶縁膜上の一定の領域を被覆するように前記第１の絶
縁膜のエッチングのマスクとなるレジストを形成する工
程を含むものであり、前記第１の絶縁膜を除去する工程
が、前記第１の絶縁膜のエッチングのマスクとなるレジ
ストが形成された領域以外の領域の前記第１の絶縁膜を
エッチングによって除去するものであるから、第２のリ
セスがゲート電極の前記第１の絶縁膜が残された側と反
対側にのみ形成される。この方法を用いて、第２のリセ
スをドレイン側にのみ形成すると、ドレイン電流の飽和
領域での相互コンダクタンスを低下させずに、ゲート−
ドレイン耐圧を向上させることができる。また、ゲート
−ドレイン耐圧の制御性が改善される。
【００５６】本発明に係わるＦＥＴの製造方法（請求項
９）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、簡易な工程によって第２の
リセス形成エッチング用のレジストマスクが形成でき
る。ただし、ゲート電極の片側の基板上には前記第１の
絶縁膜が残されているから、第２のリセスはゲート電極
の前記第１の絶縁膜が残された側と反対側にのみ形成さ
れる。この方法を用いて、第２のリセスをドレイン側に
のみ形成すると、ドレイン電流の飽和領域での相互コン
ダクタンスを低下させずに、ゲート−ドレイン耐圧を向
上させることができる。また、ゲート−ドレイン耐圧の
制御性が改善される。
９）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、光の照射によって現
像液に対して不溶性となる第２リセス形成用のレジスト
を前記ゲート電極を含む前記半導体基板上の全面に塗布
した後、該レジストの上層を除去し、前記低抵抗金属膜
の前記耐熱性ゲート材料膜より外側に位置する部分がレ
ジストの表面上に位置するまで露出させる工程と、前記
ゲート電極を含む前記半導体基板上の全面に光を照射し
た後、前記レジストを現像し、前記低抵抗金属膜の前記
露出部の下に位置する前記レジストのみを除去する工程
とからなるものであるから、簡易な工程によって第２の
リセス形成エッチング用のレジストマスクが形成でき
る。ただし、ゲート電極の片側の基板上には前記第１の
絶縁膜が残されているから、第２のリセスはゲート電極
の前記第１の絶縁膜が残された側と反対側にのみ形成さ
れる。この方法を用いて、第２のリセスをドレイン側に
のみ形成すると、ドレイン電流の飽和領域での相互コン
ダクタンスを低下させずに、ゲート−ドレイン耐圧を向
上させることができる。また、ゲート−ドレイン耐圧の
制御性が改善される。
【００５７】本発明に係わるＦＥＴの製造方法（請求項
１０）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
簡易な工程によって第２のリセス形成エッチング用の絶
縁膜によるマスクが形成できる。ただし、ゲート電極の
片側の基板上には前記第１の絶縁膜が残されているか
ら、第２のリセスはゲート電極の前記第１の絶縁膜が残
された側と反対側にのみ形成される。この方法を用い
て、第２のリセスをドレイン側にのみ形成すると、ドレ
イン電流の飽和領域での相互コンダクタンスを低下させ
ずに、ゲート−ドレイン耐圧を向上させることができ
る。また、ゲート−ドレイン耐圧の制御性が改善され
る。
１０）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、ＥＣＲプラズマＣＶ
Ｄ法を用いて第２リセス形成用絶縁膜を全面に被着する
工程と、前記低抵抗金属膜の前記耐熱性ゲート材料膜よ
り外側に位置する部分の下に位置する前記絶縁膜をエッ
チングにより除去する工程とからなるものであるから、
簡易な工程によって第２のリセス形成エッチング用の絶
縁膜によるマスクが形成できる。ただし、ゲート電極の
片側の基板上には前記第１の絶縁膜が残されているか
ら、第２のリセスはゲート電極の前記第１の絶縁膜が残
された側と反対側にのみ形成される。この方法を用い
て、第２のリセスをドレイン側にのみ形成すると、ドレ
イン電流の飽和領域での相互コンダクタンスを低下させ
ずに、ゲート−ドレイン耐圧を向上させることができ
る。また、ゲート−ドレイン耐圧の制御性が改善され
る。
【００５８】本発明に係わるＦＥＴの製造方法（請求項
１１）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜を被着するのみ
の簡易な工程で、第２のリセス形成エッチング用の被覆
膜によるマスクが形成できる。ただし、ゲート電極の片
側の基板上には前記第１の絶縁膜が残されているから、
第２のリセスはゲート電極の前記第１の絶縁膜が残され
た側と反対側にのみ形成される。この方法を用いて、第
２のリセスをドレイン側にのみ形成すると、ドレイン電
流の飽和領域での相互コンダクタンスを低下させずに、
ゲート−ドレイン耐圧を向上させることができる。ま
た、ゲート−ドレイン耐圧の制御性が改善される。
１１）は、上記のＦＥＴの製造方法（請求項８）におい
て、前記被覆膜を形成する工程が、真空蒸着法を用いて
前記被覆膜を前記ゲート電極を含む前記半導体基板上の
全面に被着するものであるから、被覆膜を被着するのみ
の簡易な工程で、第２のリセス形成エッチング用の被覆
膜によるマスクが形成できる。ただし、ゲート電極の片
側の基板上には前記第１の絶縁膜が残されているから、
第２のリセスはゲート電極の前記第１の絶縁膜が残され
た側と反対側にのみ形成される。この方法を用いて、第
２のリセスをドレイン側にのみ形成すると、ドレイン電
流の飽和領域での相互コンダクタンスを低下させずに、
ゲート−ドレイン耐圧を向上させることができる。ま
た、ゲート−ドレイン耐圧の制御性が改善される。
【００５９】本発明に係わるＦＥＴの製造方法（請求項
１２）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、金属膜であるものであるから、金
属膜を被着するのみの簡易な工程で、第２のリセス形成
エッチング用の金属膜によるマスクが形成できる。ただ
し、ゲート電極の片側の基板上には前記第１の絶縁膜が
残されているから、第２のリセスはゲート電極の前記第
１の絶縁膜が残された側と反対側にのみ形成される。こ
の方法を用いて、第２のリセスをドレイン側にのみ形成
すると、ドレイン電流の飽和領域での相互コンダクタン
スを低下させずに、ゲート−ドレイン耐圧を向上させる
ことができる。また、ゲート−ドレイン耐圧の制御性が
改善される。
１２）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、金属膜であるものであるから、金
属膜を被着するのみの簡易な工程で、第２のリセス形成
エッチング用の金属膜によるマスクが形成できる。ただ
し、ゲート電極の片側の基板上には前記第１の絶縁膜が
残されているから、第２のリセスはゲート電極の前記第
１の絶縁膜が残された側と反対側にのみ形成される。こ
の方法を用いて、第２のリセスをドレイン側にのみ形成
すると、ドレイン電流の飽和領域での相互コンダクタン
スを低下させずに、ゲート−ドレイン耐圧を向上させる
ことができる。また、ゲート−ドレイン耐圧の制御性が
改善される。
【００６０】本発明に係わるＦＥＴの製造方法（請求項
１３）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、絶縁膜であるものであるから、絶
縁膜を被着するのみの簡易な工程で、第２のリセス形成
エッチング用の金属膜によるマスクが形成できる。ただ
し、ゲート電極の片側の基板上には前記第１の絶縁膜が
残されているから、第２のリセスはゲート電極の前記第
１の絶縁膜が残された側と反対側にのみ形成される。こ
の方法を用いて、第２のリセスをドレイン側にのみ形成
すると、ドレイン電流の飽和領域での相互コンダクタン
スを低下させずに、ゲート−ドレイン耐圧を向上させる
ことができる。また、ゲート−ドレイン耐圧の制御性が
改善される。
１３）は、上記のＦＥＴの製造方法（請求項１１）にお
いて、前記被覆膜が、絶縁膜であるものであるから、絶
縁膜を被着するのみの簡易な工程で、第２のリセス形成
エッチング用の金属膜によるマスクが形成できる。ただ
し、ゲート電極の片側の基板上には前記第１の絶縁膜が
残されているから、第２のリセスはゲート電極の前記第
１の絶縁膜が残された側と反対側にのみ形成される。こ
の方法を用いて、第２のリセスをドレイン側にのみ形成
すると、ドレイン電流の飽和領域での相互コンダクタン
スを低下させずに、ゲート−ドレイン耐圧を向上させる
ことができる。また、ゲート−ドレイン耐圧の制御性が
改善される。
【図１】 本発明の第１の実施例によるＦＥＴのＴ型ゲ
ート及び二段リセスの製造方法を示す図。
ート及び二段リセスの製造方法を示す図。
【図２】 本発明の第２の実施例によるＦＥＴのＴ型ゲ
ート及び二段リセスの製造方法を示す図。
ート及び二段リセスの製造方法を示す図。
【図３】 本発明の第３の実施例によるＦＥＴのＴ型ゲ
ート及び二段リセスの製造方法を示す図。
ート及び二段リセスの製造方法を示す図。
【図４】 本発明の第４の実施例によるＦＥＴのＴ型ゲ
ート及び二段リセスの製造方法を示す図。
ート及び二段リセスの製造方法を示す図。
【図５】 本発明の第５の実施例によるＦＥＴのＴ型ゲ
ート及び二段リセスの製造方法を示す図。
ート及び二段リセスの製造方法を示す図。
【図６】 本発明の第６の実施例によるＦＥＴのＴ型ゲ
ート及び二段リセスの製造方法を示す図。
ート及び二段リセスの製造方法を示す図。
【図７】 本発明の第７の実施例によるＦＥＴのＴ型ゲ
ート及び二段リセスの製造方法を示す図。
ート及び二段リセスの製造方法を示す図。
【図８】 従来のＦＥＴのＴ型ゲート及びリセスの製造
方法を示す図。
方法を示す図。
１ ＧａＡｓ基板、２ ＳｉＯ膜、３ レジスト、４
第１のリセス、５ ＳｉＯ側壁、６ ＷＳｉ、７ Ａ
ｕ、８ レジスト、９ Ｔ型ゲート電極、１０ イメー
ジリバーサルレジスト、１１ 露光・現像後のイメージ
リバーサルレジスト、１２ 第２のリセス、１３ ＥＣ
ＲプラズマＣＶＤ法によるＳｉＯ膜、１４ 真空蒸着法
による被覆膜（金属膜または絶縁膜）、１５ ソース，
ドレイン電極金属、１６レジスト、２０ ｎ型活性層、
２１ ソース，ドレイン電極、２２ パッシベーション
膜。
第１のリセス、５ ＳｉＯ側壁、６ ＷＳｉ、７ Ａ
ｕ、８ レジスト、９ Ｔ型ゲート電極、１０ イメー
ジリバーサルレジスト、１１ 露光・現像後のイメージ
リバーサルレジスト、１２ 第２のリセス、１３ ＥＣ
ＲプラズマＣＶＤ法によるＳｉＯ膜、１４ 真空蒸着法
による被覆膜（金属膜または絶縁膜）、１５ ソース，
ドレイン電極金属、１６レジスト、２０ ｎ型活性層、
２１ ソース，ドレイン電極、２２ パッシベーション
膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3213
Claims (13)
- 【請求項１】 半導体装置の製造方法において、 半導体基板の主表面上に第１の絶縁膜を形成し、その第
１のリセスを形成すべき部分に相当する部分を除去して
開口部を形成する工程と、 前記第１の絶縁膜をマスクとして、その開口部を介して
前記半導体基板に第１のリセスを掘り込む工程と、 全面に第２の絶縁膜を形成し、該第２の絶縁膜をエッチ
バックし、前記第１の絶縁膜の開口部の内側面及び前記
半導体基板の第１のリセスの内側面に前記第２の絶縁膜
からなる絶縁膜側壁を形成する工程と、 全面に、耐熱性ゲート材料膜及び低抵抗金属膜を形成す
る工程と、 該低抵抗金属膜上の前記第１のリセス開口を含むこれよ
り大きい第２のリセス開口を形成すべき領域にゲート形
成用レジストを形成する工程と、 該レジストをマスクとして前記低抵抗金属膜及び前記耐
熱性ゲート材料膜をエッチングする工程と、 前記レジスト下に残された前記低抵抗金属膜をマスクと
して前記耐熱性ゲート材料膜の側面を該耐熱性ゲート材
料膜の幅が前記低抵抗金属膜の幅より狭くなるようにエ
ッチングし、前記耐熱性ゲート材料及び前記低抵抗金属
からなるゲート電極を形成する工程と、 前記第１の絶縁膜を除去する工程と、 前記半導体基板の主表面上の前記低抵抗金属膜の下の第
２リセス形成領域を除く領域に被覆膜を形成する工程
と、 前記被覆膜、前記ゲート電極及び前記絶縁膜側壁をマス
クとして、前記半導体基板の前記第２リセス形成領域に
第１のリセスより浅い深さの第２のリセスを掘り込む工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記被覆膜を形成する工程は、 光の照射によって現像液に対して不溶性となる第２リセ
ス形成用のレジストを前記ゲート電極を含む前記半導体
基板上の全面に塗布した後、該レジストの上層を除去
し、前記低抵抗金属膜の前記耐熱性ゲート材料膜より外
側に位置する部分がレジストの表面上に位置するまで露
出させる工程と、 前記ゲート電極を含む前記半導体基板上の全面に光を照
射した後、前記レジストを現像し、前記低抵抗金属膜の
前記露出部の下に位置する前記レジストのみを除去する
工程とからなるものであることを特徴とする半導体装置
の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記被覆膜を形成する工程は、 ＥＣＲプラズマＣＶＤ法を用いて第２リセス形成用絶縁
膜を全面に被着する工程と、 前記低抵抗金属膜の前記耐熱性ゲート材料膜より外側に
位置する部分の下に位置する前記絶縁膜をエッチングに
より除去する工程とからなるものであることを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
において、 前記被覆膜を形成する工程は、真空蒸着法を用いて前記
被覆膜を前記ゲート電極を含む前記半導体基板上の全面
に被着するものであることを特徴とする半導体装置の製
造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記被覆膜は、金属膜であることを特徴とする半導体装
置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 前記金属膜は、ソース電極及びドレイン電極となる金属
膜であることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項４に記載の半導体装置の製造方法
において、 前記被覆膜は、絶縁膜であることを特徴とする半導体装
置の製造方法。 - 【請求項８】 請求項１に記載の半導体装置の製造方法
において、 前記ゲート形成用レジストをマスクとして前記低抵抗金
属膜及び前記耐熱性ゲート材料膜をエッチングする工程
の後、残された前記低抵抗金属膜をマスクとして前記耐
熱性ゲート材料膜側面をエッチングし、前記耐熱性ゲー
ト材料及び前記低抵抗金属からなるゲート電極を形成す
る工程の前に、 前記低抵抗金属膜及び前記耐熱性ゲート材料膜の一方の
側面及び該側面に隣接する前記第１の絶縁膜上の一定の
領域を被覆するように前記第１の絶縁膜のエッチングの
マスクとなるレジストを形成する工程を含むものであ
り、 前記第１の絶縁膜を除去する工程は、前記第１の絶縁膜
のエッチングのマスクとなるレジストが形成された領域
以外の領域の前記第１の絶縁膜をエッチングによって除
去するものであることを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
において、 前記被覆膜を形成する工程は、 光の照射によって現像液に対して不溶性となる第２リセ
ス形成用のレジストを前記ゲート電極を含む前記半導体
基板上の全面に塗布した後、該レジストの上層を除去
し、前記低抵抗金属膜の前記耐熱性ゲート材料膜より外
側に位置する部分がレジストの表面上に位置するまで露
出させる工程と、 前記ゲート電極を含む前記半導体基板上の全面に光を照
射した後、前記レジストを現像し、前記低抵抗金属膜の
前記露出部の下に位置する前記レジストのみを除去する
工程とからなるものであることを特徴とする半導体装置
の製造方法。 - 【請求項１０】 請求項８に記載の半導体装置の製造方
法において、 前記被覆膜を形成する工程は、 ＥＣＲプラズマＣＶＤ法を用いて第２リセス形成用絶縁
膜を全面に被着する工程と、 前記低抵抗金属膜の前記耐熱性ゲート材料膜より外側に
位置する部分の下に位置する前記絶縁膜をエッチングに
より除去する工程とからなるものであることを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 請求項８に記載の半導体装置の製造方
法において、 前記被覆膜を形成する工程は、真空蒸着法を用いて前記
被覆膜を前記ゲート電極を含む前記半導体基板上の全面
に被着するものであることを特徴とする半導体装置の製
造方法。 - 【請求項１２】 請求項１１に記載の半導体装置の製造
方法において、 前記被覆膜は、金属膜であることを特徴とする半導体装
置の製造方法。 - 【請求項１３】 請求項１１に記載の半導体装置の製造
方法において、 前記被覆膜は、絶縁膜であることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419394A JPH0845962A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17419394A JPH0845962A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845962A true JPH0845962A (ja) | 1996-02-16 |
Family
ID=15974357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17419394A Pending JPH0845962A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845962A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
| JP2007048863A (ja) * | 2005-08-09 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2007158256A (ja) * | 2005-12-08 | 2007-06-21 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
-
1994
- 1994-07-26 JP JP17419394A patent/JPH0845962A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007048863A (ja) * | 2005-08-09 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2007158256A (ja) * | 2005-12-08 | 2007-06-21 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
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