JPH0745842A - 埋込みアバランシュ・ダイオード - Google Patents
埋込みアバランシュ・ダイオードInfo
- Publication number
- JPH0745842A JPH0745842A JP5082394A JP8239493A JPH0745842A JP H0745842 A JPH0745842 A JP H0745842A JP 5082394 A JP5082394 A JP 5082394A JP 8239493 A JP8239493 A JP 8239493A JP H0745842 A JPH0745842 A JP H0745842A
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- JP
- Japan
- Prior art keywords
- buried layer
- conductivity type
- avalanche diode
- buried
- integrated circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造が容易な、かつ安定したブレークダウン
電圧特性を有するアバランシュ・ダイオードを提供す
る。 【構成】 逆導電型及び高濃度のドーピング・レベルを
有する隣接する２つの埋込み層間の側方向接合により集
積回路に関連するアバランシュ・ダイオードを得る。こ
のアバランシュ・ダイオードは、前記集積回路の基板と
同一の第１導電型からなり、高濃度にドープされされた
第１埋込み層と、前記第１導電型の前記埋込み層を取り
囲み、かつ側方向で前記第１導電型の前記埋込み層に接
し、高濃度にドープされた前記第２導電型の第２埋込み
層と、前記第１埋込み層の下に配置され、前記第２埋込
み層の一部とも接するように第２埋込み層に重なる低濃
度にドープされた第３埋込み層とを備えている。
電圧特性を有するアバランシュ・ダイオードを提供す
る。 【構成】 逆導電型及び高濃度のドーピング・レベルを
有する隣接する２つの埋込み層間の側方向接合により集
積回路に関連するアバランシュ・ダイオードを得る。こ
のアバランシュ・ダイオードは、前記集積回路の基板と
同一の第１導電型からなり、高濃度にドープされされた
第１埋込み層と、前記第１導電型の前記埋込み層を取り
囲み、かつ側方向で前記第１導電型の前記埋込み層に接
し、高濃度にドープされた前記第２導電型の第２埋込み
層と、前記第１埋込み層の下に配置され、前記第２埋込
み層の一部とも接するように第２埋込み層に重なる低濃
度にドープされた第３埋込み層とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の製造方法に
関し、特にＢＩＣＭＯＳ集積回路の製造方法に関する。
関し、特にＢＩＣＭＯＳ集積回路の製造方法に関する。
【０００２】
【従来の技術】集積回路の製造者は特定の仕様を満足し
得る集積回路を製造するために種々のの技術プロセスを
用いる。これらの技術プロセスは、特に拡散（又は注
入）工程及びマスキング工程の数により特徴付けられ
る。集積回路の製造者は、与えられた技術において、最
大可能基本構成要素数を得ることを求めている。
得る集積回路を製造するために種々のの技術プロセスを
用いる。これらの技術プロセスは、特に拡散（又は注
入）工程及びマスキング工程の数により特徴付けられ
る。集積回路の製造者は、与えられた技術において、最
大可能基本構成要素数を得ることを求めている。
【０００３】以下の説明では、同一の発明者の名におい
て本出願人により出願され、優先権主張１９８９年６月
２日のヨーロッパ特許出願第４０１，１３５号に説明さ
れているように、ＢＩＣＭＯＳプロセスを詳細に考慮す
ることになる。このプロセスは単一集積回路上にコンプ
リメンタリＭＯＳトランジスタ及び高電圧及び低電圧ト
ランジスタが得られる利点を有する。
て本出願人により出願され、優先権主張１９８９年６月
２日のヨーロッパ特許出願第４０１，１３５号に説明さ
れているように、ＢＩＣＭＯＳプロセスを詳細に考慮す
ることになる。このプロセスは単一集積回路上にコンプ
リメンタリＭＯＳトランジスタ及び高電圧及び低電圧ト
ランジスタが得られる利点を有する。
【０００４】図１Ａ及び図１Ｂに関連して説明するよう
に、この技術プロセスは、エピタキシャル層を成長さ
せ、これにＭＯＳトランジスタ及びバイポーラ・トラン
ジスタを形成させる前に、シリコン基板に３型式の埋込
み層が実現される。
に、この技術プロセスは、エピタキシャル層を成長さ
せ、これにＭＯＳトランジスタ及びバイポーラ・トラン
ジスタを形成させる前に、シリコン基板に３型式の埋込
み層が実現される。
【０００５】図１Ａはこの技術プロセスの中間工程の簡
単な断面図であり、前述の特許出願の図４に対応してい
る。
単な断面図であり、前述の特許出願の図４に対応してい
る。
【０００６】通常は注入工程及びアニール工程により、
低濃度にドープされたＰ型半導体の基板１の上面から、
高濃度にドープされたＮ型領域２、低濃度にドープされ
たＮ型領域３、及び高濃度にドープされたＰ型領域４−
１及び４−２が形成される。Ｐ型領域４−１により示す
ように、Ｎ型領域３内に高濃度にドープされＰ型領域を
実現することができる。
低濃度にドープされたＰ型半導体の基板１の上面から、
高濃度にドープされたＮ型領域２、低濃度にドープされ
たＮ型領域３、及び高濃度にドープされたＰ型領域４−
１及び４−２が形成される。Ｐ型領域４−１により示す
ように、Ｎ型領域３内に高濃度にドープされＰ型領域を
実現することができる。
【０００７】前述の特許出願の図５に概要的に対応する
図１Ｂに、次の製造工程におけるデバイスの状態を示
す。この製造工程において、図１Ａの構造上にＮ型の低
濃度にドープされたエピタキシャル層５を成長させる。
図１Ｂに、次の製造工程におけるデバイスの状態を示
す。この製造工程において、図１Ａの構造上にＮ型の低
濃度にドープされたエピタキシャル層５を成長させる。
【０００８】
【発明が解決しようとする課題】通常技術により、チッ
プの上面からエピタキシャル層５にトランジスタを形成
することができる。同じように、当該技術分野に習熟す
る者は、前記上面からの拡散領域を用いることにより、
エピタキシャル層５にアバランシュ・ダイオードを形成
する方法を知っている。この場合に、ダイオードの寿命
中に表面からの不純物拡散又は表面アイソレーション層
の分極により、接合のブレーク・ダウン電圧にドリフト
を発生させることが知られている。更に、公知のデバイ
スにおいて、比較的に高いしきい値電圧（１２〜２０ボ
ルト）に到達するために、いくつかのダイオードが直列
に用いられる。
プの上面からエピタキシャル層５にトランジスタを形成
することができる。同じように、当該技術分野に習熟す
る者は、前記上面からの拡散領域を用いることにより、
エピタキシャル層５にアバランシュ・ダイオードを形成
する方法を知っている。この場合に、ダイオードの寿命
中に表面からの不純物拡散又は表面アイソレーション層
の分極により、接合のブレーク・ダウン電圧にドリフト
を発生させることが知られている。更に、公知のデバイ
スにおいて、比較的に高いしきい値電圧（１２〜２０ボ
ルト）に到達するために、いくつかのダイオードが直列
に用いられる。
【０００９】
【課題を解決するための手段】本発明の目的は前記技術
によるアバランシュ・ダイオードを提供することにあ
る。
によるアバランシュ・ダイオードを提供することにあ
る。
【００１０】本発明の他の目的は、製造が容易であり、
簡単な構造を有し、かつよく決定されると共に時間的に
信頼性のあるブレークダウン電圧特性を有するアバラン
シュ・ダイオードを提供することにある。
簡単な構造を有し、かつよく決定されると共に時間的に
信頼性のあるブレークダウン電圧特性を有するアバラン
シュ・ダイオードを提供することにある。
【００１１】更に、本発明の目的は、チップに設けられ
た他の構成要素から適当に分離されたアバランシュ・ダ
イオードを提供することにある。
た他の構成要素から適当に分離されたアバランシュ・ダ
イオードを提供することにある。
【００１２】この目的を達成するために、本発明は逆の
導電型及び高濃度のドープ・レベルを有する２つの隣接
埋込み層間に側方向の接合を有する集積回路に関連され
たアバランシュ・ダイオード構造を提供することであ
る。
導電型及び高濃度のドープ・レベルを有する２つの隣接
埋込み層間に側方向の接合を有する集積回路に関連され
たアバランシュ・ダイオード構造を提供することであ
る。
【００１３】本発明の実施例によれば、ダイオードは、
前記集積回路の基板と同一の第１導電型からなり、高度
にドープされた第１埋込み層と、前記第２導電型の高濃
度にドープされ、前記第１埋込み層を取り囲み、かつ側
方向で前記第１埋込み層に接する第２埋込み層と、前記
第１埋込み層の下に配置され、前記第２埋込み層の一部
とも接するように前記第１埋込み層の先に伸延する第２
導電型の第３埋込み層とを備えている。前記アバランシ
ュ・ダイオードは前記第２導電型の低濃度にドープされ
たエピタキシャル層により被覆されている。高濃度にド
ープされ、かつ深く拡散された第１及び第２導電型の第
１及び第２拡散領域は、前記集積回路の上面から第１及
び第２埋込み層に接する。前記第１及び第２拡散領域の
上面にはコンタクトが設けられている。
前記集積回路の基板と同一の第１導電型からなり、高度
にドープされた第１埋込み層と、前記第２導電型の高濃
度にドープされ、前記第１埋込み層を取り囲み、かつ側
方向で前記第１埋込み層に接する第２埋込み層と、前記
第１埋込み層の下に配置され、前記第２埋込み層の一部
とも接するように前記第１埋込み層の先に伸延する第２
導電型の第３埋込み層とを備えている。前記アバランシ
ュ・ダイオードは前記第２導電型の低濃度にドープされ
たエピタキシャル層により被覆されている。高濃度にド
ープされ、かつ深く拡散された第１及び第２導電型の第
１及び第２拡散領域は、前記集積回路の上面から第１及
び第２埋込み層に接する。前記第１及び第２拡散領域の
上面にはコンタクトが設けられている。
【００１４】本発明の以上の目的及び他の目的、特徴、
様相及び効果は、付図と関連して読むべき本発明の以下
の詳細な説明から明らかとなる。
様相及び効果は、付図と関連して読むべき本発明の以下
の詳細な説明から明らかとなる。
【００１５】図面は概要的なものであって、一定した尺
度ではない。更に、形状、特に種々の層の側方向形状
は、簡単にするために、四角で表わされ、一方、当該技
術分野に習熟する者に周知のように、実際には、拡散工
程及びアニール工程は丸みのある形状を形成する。
度ではない。更に、形状、特に種々の層の側方向形状
は、簡単にするために、四角で表わされ、一方、当該技
術分野に習熟する者に周知のように、実際には、拡散工
程及びアニール工程は丸みのある形状を形成する。
【００１６】
【実施例】図２に示すように、本発明は、図１Ａ及び図
１Ｂに示す技術により、基板１上にエピタキシャル層５
を備えた構造を用いる。高濃度にドープされた（Ｐ+ ）
Ｐ型の埋込み層１１が高濃度にドープされた（Ｎ+ ）Ｎ
型の埋込み層１２により取り囲まれており、従って埋込
み層１１と埋込み層１２との間に連続的な側方向接触が
存在する。埋込み層１１の下に配置され、かつ埋込み層
１２の下に低濃度にドープされた（Ｎ- ）Ｎ型の埋込み
層１３が伸延している。このＮ- の埋込み層１３は、Ｎ
+ の埋込み層１２にあって、基板１からＰ+ の埋込み層
１１を絶縁している。Ｎ+ の埋込み層１２及びＰ+ の埋
込み層１１に用いられる通常のドーピング・レベルによ
り、埋込み層１２とＰ+ の埋込み層１１との間のＮ+ Ｐ
+ 接合のアバランシュ電圧は、この接合が逆バイアスさ
れると、約１０〜２０ボルトとなる。実際に、このよう
な降伏電圧を有するアバランシュ・ダイオードは、電源
電圧が通常１２ボルトであれば、電源線上の過電圧に対
する保護ダイオードとしての利用に特に有用である。
１Ｂに示す技術により、基板１上にエピタキシャル層５
を備えた構造を用いる。高濃度にドープされた（Ｐ+ ）
Ｐ型の埋込み層１１が高濃度にドープされた（Ｎ+ ）Ｎ
型の埋込み層１２により取り囲まれており、従って埋込
み層１１と埋込み層１２との間に連続的な側方向接触が
存在する。埋込み層１１の下に配置され、かつ埋込み層
１２の下に低濃度にドープされた（Ｎ- ）Ｎ型の埋込み
層１３が伸延している。このＮ- の埋込み層１３は、Ｎ
+ の埋込み層１２にあって、基板１からＰ+ の埋込み層
１１を絶縁している。Ｎ+ の埋込み層１２及びＰ+ の埋
込み層１１に用いられる通常のドーピング・レベルによ
り、埋込み層１２とＰ+ の埋込み層１１との間のＮ+ Ｐ
+ 接合のアバランシュ電圧は、この接合が逆バイアスさ
れると、約１０〜２０ボルトとなる。実際に、このよう
な降伏電圧を有するアバランシュ・ダイオードは、電源
電圧が通常１２ボルトであれば、電源線上の過電圧に対
する保護ダイオードとしての利用に特に有用である。
【００１７】通常、本技術に含まれる回路の動作におい
て、Ｎ+ の埋込み層１２及びＰ+ の埋込み層１１のドー
ピング・レベルの精度は、臨界的ではないことに注意す
べきである。実際に、Ｎ+ の埋込み層１２はＰ+ の埋込
み層１１より遥かに高濃度にドープされている。Ｐ+ の
埋込み層１１のドーピング・レベルを変化させると共
に、高いレベルに保持することにより、Ｎ+ Ｐ+ 接合の
アバランシュ電圧を選択した値、例えば１２〜１６ボル
トに調整することができる。
て、Ｎ+ の埋込み層１２及びＰ+ の埋込み層１１のドー
ピング・レベルの精度は、臨界的ではないことに注意す
べきである。実際に、Ｎ+ の埋込み層１２はＰ+ の埋込
み層１１より遥かに高濃度にドープされている。Ｐ+ の
埋込み層１１のドーピング・レベルを変化させると共
に、高いレベルに保持することにより、Ｎ+ Ｐ+ 接合の
アバランシュ電圧を選択した値、例えば１２〜１６ボル
トに調整することができる。
【００１８】外部端子、又は集積回路の他のコンタクト
に接続されたアバランシュ・ダイオードは、前述のＮ+
Ｐ+ 接合から得るために、基板１の上面からの接合によ
り確立される。これは、深い拡散、例えば基板１の表面
とＮ+ の埋込み層１２との間に伸延するＮ型の拡散領域
１４、及び基板１と埋込み層１１との間に伸延する深く
拡散されたＰ型の拡散領域１５により達成される。金属
処理のようなコンタクト１６及び１７は、拡散領域１４
及び１５の上面に設けられてもよい。深い拡散が表面で
不十分な拡散レベルを有するときは、金属処理の下に過
剰ドープの領域を設けてもよい。このような過剰ドープ
のＰ型領域１８はコンタクト１７の下に表わされてい
る。
に接続されたアバランシュ・ダイオードは、前述のＮ+
Ｐ+ 接合から得るために、基板１の上面からの接合によ
り確立される。これは、深い拡散、例えば基板１の表面
とＮ+ の埋込み層１２との間に伸延するＮ型の拡散領域
１４、及び基板１と埋込み層１１との間に伸延する深く
拡散されたＰ型の拡散領域１５により達成される。金属
処理のようなコンタクト１６及び１７は、拡散領域１４
及び１５の上面に設けられてもよい。深い拡散が表面で
不十分な拡散レベルを有するときは、金属処理の下に過
剰ドープの領域を設けてもよい。このような過剰ドープ
のＰ型領域１８はコンタクト１７の下に表わされてい
る。
【００１９】保護ダイオードを得るための応用では、コ
ンタクト１６が電源端子に接続され、コンタクト１７が
接地される。
ンタクト１６が電源端子に接続され、コンタクト１７が
接地される。
【００２０】本発明は、無数の構造上の変更及び種々の
応用が可能であり、当該技術分野に習熟する者には明ら
かである。
応用が可能であり、当該技術分野に習熟する者には明ら
かである。
【００２１】本発明の特定の一実施例を説明したが、種
々の変更、変形及び改良が当該技術分野に習熟する者に
は容易に想起される。このような変更、変形及び改良
は、この開示により明らかとなるので、ここで特に述べ
なくともこの開示の部分であるとするものであり、本発
明の精神及び範囲内にあるものとする。従って、以上の
説明は、単なる実施例であって、限定を意図するもので
はない。本発明は請求の範囲及びその等価物に記載され
たもののみによって限定される。
々の変更、変形及び改良が当該技術分野に習熟する者に
は容易に想起される。このような変更、変形及び改良
は、この開示により明らかとなるので、ここで特に述べ
なくともこの開示の部分であるとするものであり、本発
明の精神及び範囲内にあるものとする。従って、以上の
説明は、単なる実施例であって、限定を意図するもので
はない。本発明は請求の範囲及びその等価物に記載され
たもののみによって限定される。
【００２２】
【発明の効果】更に、本発明による埋込み層から得られ
るアバランシュ・ダイオードの利点は、表面ダイオード
と異なり、その降伏電圧がその寿命中にドリフトするこ
とがないということである。
るアバランシュ・ダイオードの利点は、表面ダイオード
と異なり、その降伏電圧がその寿命中にドリフトするこ
とがないということである。
【図１Ａ】ＢＩＣＭＯＳ技術における集積回路の中間製
造工程を示す図である。
造工程を示す図である。
【図１Ｂ】ＢＩＣＭＯＳ技術における集積回路の中間製
造工程を示す図である。
造工程を示す図である。
【図２】本発明の実施例によるアバランシュ・ダイオー
ドの概要的な横断面図である。
ドの概要的な横断面図である。
１ 基板 ５ エピタキシャル層 １１ Ｐ+ の埋込み層 １２ Ｎ+ の埋込み層 １３ 埋込み層 １４、１５ 拡散領域 １６、１７ コンタクト １８ Ｐ型領域
Claims (4)
- 【請求項１】 集積回路に関連されたアバランシュ・ダ
イオードにおいて、前記アバランシュ・ダイオードを、
逆伝導型及び高ドープ・レベルを有し、隣接する２つの
埋込み層間に側方向接合により形成したことを特徴とす
る埋込みアバランシュ・ダイオード。 - 【請求項２】 前記集積回路の基板と同一の第１導電型
からなり、高濃度にドープされた第１埋込み層（１１）
と、 前記第１導電型の前記埋込み層（１１）を取り囲み、か
つ側方向で前記埋込み層（１１）に接触し、高濃度にド
ープされた第２導電型の埋込み層（１２）と、 前記第１埋込み層（１１）の下に配置され、前記第２埋
込み層（１２）の一部に接するように前記埋込み層に重
なる低濃度にドープされた第３埋込み層（１３）とを含
むことを特徴とする請求項１記載の埋込みアバランシュ
・ダイオード。 - 【請求項３】 前記アバランシュ・ダイオードは第２導
電型の低濃度にドープされたエピタキシャル層（５）に
より被覆され、高濃度にドープされ、かつ深く拡散され
た第１及び第２導電型の第１及び第２拡散領域（１５、
１４）は、前記集積回路の上面から対応する前記第１及
び第２埋込み層（１１、１２）に接し、前記第１及び第
２拡散領域の上面にはコンタクト（１７、１６）が設け
られていることを特徴とする請求項２記載の埋込みアバ
ランシュ・ダイオード。 - 【請求項４】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項３記載の埋
込みアバランシュ・ダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9203762A FR2688942A1 (fr) | 1992-03-20 | 1992-03-20 | Diode a avalanche enterree. |
| FR9203762 | 1992-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745842A true JPH0745842A (ja) | 1995-02-14 |
| JP3493681B2 JP3493681B2 (ja) | 2004-02-03 |
Family
ID=9428191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08239493A Expired - Fee Related JP3493681B2 (ja) | 1992-03-20 | 1993-03-18 | 埋込みアバランシュ・ダイオード |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5336920A (ja) |
| EP (1) | EP0568466B1 (ja) |
| JP (1) | JP3493681B2 (ja) |
| DE (1) | DE69325206T2 (ja) |
| FR (1) | FR2688942A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3173268B2 (ja) * | 1994-01-06 | 2001-06-04 | 富士電機株式会社 | Ｍｉｓ電界効果トランジスタを備えた半導体装置 |
| JP4278721B2 (ja) * | 1994-09-30 | 2009-06-17 | テキサス インスツルメンツ インコーポレイテツド | 高い逆降伏電圧を有するツェナーダイオード |
| US5883414A (en) * | 1996-02-06 | 1999-03-16 | Harris Corporation | Electrostatic discharge protection device |
| US6831346B1 (en) * | 2001-05-04 | 2004-12-14 | Cypress Semiconductor Corp. | Buried layer substrate isolation in integrated circuits |
| US7700977B2 (en) * | 2007-06-21 | 2010-04-20 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
| JP2013073992A (ja) | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| US20180076038A1 (en) * | 2016-09-09 | 2018-03-15 | Texas Instruments Incorporated | Method For Producing Two N-Type Buried Layers In An Integrated Circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878452A (ja) * | 1981-11-04 | 1983-05-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5932177A (ja) * | 1982-08-18 | 1984-02-21 | Toshiba Corp | 半導体装置 |
| US4872039A (en) * | 1986-04-25 | 1989-10-03 | General Electric Company | Buried lateral diode and method for making same |
-
1992
- 1992-03-20 FR FR9203762A patent/FR2688942A1/fr active Pending
-
1993
- 1993-03-17 US US08/032,500 patent/US5336920A/en not_active Expired - Lifetime
- 1993-03-17 EP EP93420120A patent/EP0568466B1/fr not_active Expired - Lifetime
- 1993-03-17 DE DE69325206T patent/DE69325206T2/de not_active Expired - Fee Related
- 1993-03-18 JP JP08239493A patent/JP3493681B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69325206T2 (de) | 2000-01-20 |
| US5336920A (en) | 1994-08-09 |
| EP0568466A1 (fr) | 1993-11-03 |
| DE69325206D1 (de) | 1999-07-15 |
| JP3493681B2 (ja) | 2004-02-03 |
| FR2688942A1 (fr) | 1993-09-24 |
| EP0568466B1 (fr) | 1999-06-09 |
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