JPS5932177A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5932177A JPS5932177A JP57142921A JP14292182A JPS5932177A JP S5932177 A JPS5932177 A JP S5932177A JP 57142921 A JP57142921 A JP 57142921A JP 14292182 A JP14292182 A JP 14292182A JP S5932177 A JPS5932177 A JP S5932177A
- Authority
- JP
- Japan
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- region
- circuit
- type
- isolation
- layer
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明し１１、半導体製筒にＪｕｌする〔発明の技術的
背景とその問題点〕 一般に、モノリシックパイポーラ隼１？ｆ回路装置は、
ＮＰＮ ）ランジスタ或はＰＮＰ ）ランジスタのペー
ス、エミッタ、コレクタを入力端子として直接集積回路
の外部に取シ出す場合、その入力端子にプラス及びマイ
ナスの一す−ジに対する保障を施している。
背景とその問題点〕 一般に、モノリシックパイポーラ隼１？ｆ回路装置は、
ＮＰＮ ）ランジスタ或はＰＮＰ ）ランジスタのペー
ス、エミッタ、コレクタを入力端子として直接集積回路
の外部に取シ出す場合、その入力端子にプラス及びマイ
ナスの一す−ジに対する保障を施している。
例えば、マイナスザージに対する保護策としては、第１
図に示す如く、マイナスザージに対して順方向としたダ
イオード１を介して素子２の入力端３を接地電源に接続
するものがある。
図に示す如く、マイナスザージに対して順方向としたダ
イオード１を介して素子２の入力端３を接地電源に接続
するものがある。
この手段は、ダイオード１の順方向電圧をＶＦ％接地電
位をＶ＝、とするとＩＣピン４に接続された外部回路（
図示せず）から発生したマイナスザージ電圧をＶＥ−Ｖ
Ｆなる電位に抑えるととにより素子２を保障するもので
ある。このようなマイナスザージに対する保進対策は、
バイポーラ集積回路の場合には、保ｎφ素子のだめの特
別な占有面積を採ることなく形成できる。す々わち、パ
イ号？−ラ素了を形成した基板上のゼンディング・やラ
ド下のＮ影領域に高濃度の不純物拡散（例えば、エミッ
タ拡散）を行うことによシ達成できる。その結果、アイ
ソレーションＰ＋領域が接電電位に設定されているため
に、アノードを抄′地されカンードを入用力端子に接続
した状態のダイオードが形成される。
位をＶ＝、とするとＩＣピン４に接続された外部回路（
図示せず）から発生したマイナスザージ電圧をＶＥ−Ｖ
Ｆなる電位に抑えるととにより素子２を保障するもので
ある。このようなマイナスザージに対する保進対策は、
バイポーラ集積回路の場合には、保ｎφ素子のだめの特
別な占有面積を採ることなく形成できる。す々わち、パ
イ号？−ラ素了を形成した基板上のゼンディング・やラ
ド下のＮ影領域に高濃度の不純物拡散（例えば、エミッ
タ拡散）を行うことによシ達成できる。その結果、アイ
ソレーションＰ＋領域が接電電位に設定されているため
に、アノードを抄′地されカンードを入用力端子に接続
した状態のダイオードが形成される。
オた、ゾラスザージに対する保護対策としては、第２図
に示す如く、素子５０人出方端６を低抵抗体７を介して
外部回路（図示せず）のＩＣビン８Ｆｃ接続し、外部回
路で生じたプラス？ −ジ可、流を低抵抗体７で制ｆｉ
＋４シ、素子５の人出カ端６を保ａφするものがある。
に示す如く、素子５０人出方端６を低抵抗体７を介して
外部回路（図示せず）のＩＣビン８Ｆｃ接続し、外部回
路で生じたプラス？ −ジ可、流を低抵抗体７で制ｆｉ
＋４シ、素子５の人出カ端６を保ａφするものがある。
このような低抵抗体７を股りた集積回路装置としては、
例えば第３図（Ａ）に示すものがある。
例えば第３図（Ａ）に示すものがある。
この集精回路装４け、ペース拡散抵抗を低抵抗体７に利
用したものである。図中１０は、Ｐ形’／ ＩＪ コン
基板１ノ上に形成さノまたＮ形エピタキシャル層である
。Ｎ形エピタギシャル層１ｏにＨｌ Ｐ形シリコン基板
１１に達する拡散沿′さでアイソレーション領域ｌ１２
ｍ、１２ｂが形成されている。このアイソレーションＰ
＋９ｆｉ 域１２ ａ ｐ１２ｂに囲まｈだＮ形エピタ
キシャル層１ｏ中に所定の拡散深さでペース拡散領域１
３が形成されている。低抵抗体７は、ペース拡散領域１
３中に所定間隔で電極１４ｈ ｐ １４ｂを形成し、こ
の電極１４ ａ ＃ １４ ｂ間のペース拡散領域１３
を抵抗体としている。また、同図（Ｂ）に７１す集積回
路装置は、エミッタ拡散抵抗を低抵抗体７に利用１〜た
ものである。つまり、同図中２１７ｉｔ％Ｉ）形シリコ
ン基板２１上にｎ十形埋込層２２を介して形成されたｎ
−形不純物領域である。
用したものである。図中１０は、Ｐ形’／ ＩＪ コン
基板１ノ上に形成さノまたＮ形エピタキシャル層である
。Ｎ形エピタギシャル層１ｏにＨｌ Ｐ形シリコン基板
１１に達する拡散沿′さでアイソレーション領域ｌ１２
ｍ、１２ｂが形成されている。このアイソレーションＰ
＋９ｆｉ 域１２ ａ ｐ１２ｂに囲まｈだＮ形エピタ
キシャル層１ｏ中に所定の拡散深さでペース拡散領域１
３が形成されている。低抵抗体７は、ペース拡散領域１
３中に所定間隔で電極１４ｈ ｐ １４ｂを形成し、こ
の電極１４ ａ ＃ １４ ｂ間のペース拡散領域１３
を抵抗体としている。また、同図（Ｂ）に７１す集積回
路装置は、エミッタ拡散抵抗を低抵抗体７に利用１〜た
ものである。つまり、同図中２１７ｉｔ％Ｉ）形シリコ
ン基板２１上にｎ十形埋込層２２を介して形成されたｎ
−形不純物領域である。
このｎ−形不純物領域２ｏには、Ｐ形シリコン基板に４
−ｉる拡散深さでアイソレーションＰ＋領域２．９ ａ
、 ２ 、？ ｂが形成されて込る。アイソレーショ
ン領域２３ｈ、２３ｂで囲まれたｎ−形不純物領域２ｏ
中には、所定の拡１！（深さでペース拡散領域２４が形
成されており、このペース４１７、敗領域２４中にエミ
ッタ領域２５が形成さヲ１．ている。低損、抗体７は、
とのエミッタ領域２５中に所定間隔で電ｇ２６ａ、２６
ｈを形成Ｌ２、Ｍ４Ｔｉｚ ｅ ｎ 、 ２６ｂｌ！ｆ
ｌのエミッタ領域を抵抗体としている。このように低抵
抗体７を集積回路を４７ｔ１成するＮモ子の入力端子に
直接挿入するようにした集積回路装ｆＦｆｔ；ｔｙ、ｔ
ｓは、低抵抗体７を形成するだめの領域を集積回路を構
成する素子中に設けなけわげならない。また、このよう
な集積回路装置２ｙ、２ｔｔｆよ、保護対象が例えばＮ
ＰＮ ）ランジスタのコレクタであり、外部回路として
所謂タンク回路が接続さ第１て込ると、リーダ保護用の
低抵抗体７によってそのタンク回路のＱが低下する次点
がある。また、単なる抵抗負荷が接続される場合でも、
イ〒膵用の低抵抗体７によってＮＰＮ ）ランジスタの
り゛インが影響される欠膚がある。ｙに、モノリシック
集積回路上に形成されるＭ払体は、抵抗値のばらつきが
大きく、外部回路による５ｔｉｌｌ限のためにこのばら
つきをｎ′Ｆ容できない場合がある。
−ｉる拡散深さでアイソレーションＰ＋領域２．９ ａ
、 ２ 、？ ｂが形成されて込る。アイソレーショ
ン領域２３ｈ、２３ｂで囲まれたｎ−形不純物領域２ｏ
中には、所定の拡１！（深さでペース拡散領域２４が形
成されており、このペース４１７、敗領域２４中にエミ
ッタ領域２５が形成さヲ１．ている。低損、抗体７は、
とのエミッタ領域２５中に所定間隔で電ｇ２６ａ、２６
ｈを形成Ｌ２、Ｍ４Ｔｉｚ ｅ ｎ 、 ２６ｂｌ！ｆ
ｌのエミッタ領域を抵抗体としている。このように低抵
抗体７を集積回路を４７ｔ１成するＮモ子の入力端子に
直接挿入するようにした集積回路装ｆＦｆｔ；ｔｙ、ｔ
ｓは、低抵抗体７を形成するだめの領域を集積回路を構
成する素子中に設けなけわげならない。また、このよう
な集積回路装置２ｙ、２ｔｔｆよ、保護対象が例えばＮ
ＰＮ ）ランジスタのコレクタであり、外部回路として
所謂タンク回路が接続さ第１て込ると、リーダ保護用の
低抵抗体７によってそのタンク回路のＱが低下する次点
がある。また、単なる抵抗負荷が接続される場合でも、
イ〒膵用の低抵抗体７によってＮＰＮ ）ランジスタの
り゛インが影響される欠膚がある。ｙに、モノリシック
集積回路上に形成されるＭ払体は、抵抗値のばらつきが
大きく、外部回路による５ｔｉｌｌ限のためにこのばら
つきをｎ′Ｆ容できない場合がある。
第４図Ｌｔ１ ダイオードを利用してプラス−リーダに
対する保賭対策を図った回路の一例を示すものである。
対する保賭対策を図った回路の一例を示すものである。
同図中３０が素子であシ、素子３０の入力端子３ノとシ
ラス重錘ライン３２との間に保詐用ダイオード、？３を
、プラスリーダに力１してｌ１ｒ−ｉ方向にｋるように
接続している。ダイオード５ｓｌｄ（、グラス電源重圧
をＶＣＣｓダイメー１゛３３のＩＩ″ｉ方向雷Ｈ゛をＶ
、とすると、外部回路が接続さ）する■Ｃビン３４の端
子電圧がＶｃｃ ＋Ｖ、を越え力いようにリーダ電圧の
抑制を図っている。ｅＦ； ５図は、とのような回路を
構成した集積回路装置の断面図である。同図中３５は、
Ｐ形シリコン基板３６上にｎ＋押込層３７を介して形成
さｈ−たｎ−形不純物領域である。ｎ−形不純物Ｗｉ
城Ｊ ５ Ｆｉ、アイソレーション領域、ｑ ｇ ａ
。
ラス重錘ライン３２との間に保詐用ダイオード、？３を
、プラスリーダに力１してｌ１ｒ−ｉ方向にｋるように
接続している。ダイオード５ｓｌｄ（、グラス電源重圧
をＶＣＣｓダイメー１゛３３のＩＩ″ｉ方向雷Ｈ゛をＶ
、とすると、外部回路が接続さ）する■Ｃビン３４の端
子電圧がＶｃｃ ＋Ｖ、を越え力いようにリーダ電圧の
抑制を図っている。ｅＦ； ５図は、とのような回路を
構成した集積回路装置の断面図である。同図中３５は、
Ｐ形シリコン基板３６上にｎ＋押込層３７を介して形成
さｈ−たｎ−形不純物領域である。ｎ−形不純物Ｗｉ
城Ｊ ５ Ｆｉ、アイソレーション領域、ｑ ｇ ａ
。
Ｊ ８ ｂによって素子分離されている。ｎ−形不純物
領域３５中には、ダイメート３３のアノードとなるＰ影
領域３９と、Ｐ影領域３ｇと所定間隔を設けてカッ−Ｐ
となるＮ影領域４０とが形成されている。Ｐ影領域ｓ９
には、アノード電極４１が形成されておシ、Ｎ影領域４
０にはカソード電極４２が形成されている。このよう々
集積回路装置４．９の場合にも、プラスザージ保酔用ダ
イオード３３の占有領域を集Ｆｉｔ回路内に設けなけり
、 ｉＵならない。壕だ、ザージ保睡の対象であるＮＰ
Ｎトランジスタの出力端に接続される負荷がＬ負荷など
の場合には、Ｖｃｃ 十ＶＦ Ｊｌ上の電圧で動作でき
ない等の欠点があった。
領域３５中には、ダイメート３３のアノードとなるＰ影
領域３９と、Ｐ影領域３ｇと所定間隔を設けてカッ−Ｐ
となるＮ影領域４０とが形成されている。Ｐ影領域ｓ９
には、アノード電極４１が形成されておシ、Ｎ影領域４
０にはカソード電極４２が形成されている。このよう々
集積回路装置４．９の場合にも、プラスザージ保酔用ダ
イオード３３の占有領域を集Ｆｉｔ回路内に設けなけり
、 ｉＵならない。壕だ、ザージ保睡の対象であるＮＰ
Ｎトランジスタの出力端に接続される負荷がＬ負荷など
の場合には、Ｖｃｃ 十ＶＦ Ｊｌ上の電圧で動作でき
ない等の欠点があった。
々お、このような欠点はＰＮＰ ）ランジスタの場合に
も画然に起きる。すなわち、前述のマイナスサー・ゾに
対する保獲策の場合妬け、抵抗体の抵抗値に制限があシ
十分なサージ保時を達成できない。また、前述のプラス
サージに対する保時策の場合には、フランジ電圧が常Ｋ
ｒＶｃｃ＋Ｆｃｊなる？ｆｆ、圧に固定される欠点があ
る。
も画然に起きる。すなわち、前述のマイナスサー・ゾに
対する保獲策の場合妬け、抵抗体の抵抗値に制限があシ
十分なサージ保時を達成できない。また、前述のプラス
サージに対する保時策の場合には、フランジ電圧が常Ｋ
ｒＶｃｃ＋Ｆｃｊなる？ｆｆ、圧に固定される欠点があ
る。
本発明し１、保画素子用の占廟領域を隼和回路を構成す
る素子内に設ける必要が々く、かつ、外利は回路に対す
る制限を拮除し、しかも、プラス、マイナスのサージに
対して十分な保バ（ｔを図ることができる半導体装置を
提供することをその目的とするものでをンる。
る素子内に設ける必要が々く、かつ、外利は回路に対す
る制限を拮除し、しかも、プラス、マイナスのサージに
対して十分な保バ（ｔを図ることができる半導体装置を
提供することをその目的とするものでをンる。
本発明は、素子領域を囲むＴｒ地されたアイソレーショ
ン領域と埋込層とを接触させてツェナーダイオードを構
成することによシ、保言′ｔＩ素子用の占有領域を素子
領域内に設けずに、しかも夕（イ；１（ハ）回路に対す
る制限を排除すると共に、プラス、マイナスのサージに
対して十分な保護を図ることができる半導体装置である
。
ン領域と埋込層とを接触させてツェナーダイオードを構
成することによシ、保言′ｔＩ素子用の占有領域を素子
領域内に設けずに、しかも夕（イ；１（ハ）回路に対す
る制限を排除すると共に、プラス、マイナスのサージに
対して十分な保護を図ることができる半導体装置である
。
以下、木￥１へ明の実施例Ｖこついて図面を参照して説
明する。竿６図は、本発明の一実施例の斜視図である。
明する。竿６図は、本発明の一実施例の斜視図である。
図中５０は、Ｐ−形の半導体基板である。半導体基板５
ｏ上には、層形埋込層５ノを介してれ層形の不純物領域
５２が形成されている。不ｐ１（物領域５２の所定領域
は、）Ｉ′導体基板５０に達する拡散深さを有するＰ＋
形のアイソレーション領域５３に囲まれている。アイソ
レージ、ンｔ１１域５．９は、埋込層５ノに接触してい
る。
ｏ上には、層形埋込層５ノを介してれ層形の不純物領域
５２が形成されている。不ｐ１（物領域５２の所定領域
は、）Ｉ′導体基板５０に達する拡散深さを有するＰ＋
形のアイソレーション領域５３に囲まれている。アイソ
レージ、ンｔ１１域５．９は、埋込層５ノに接触してい
る。
アイソ１／−ジョン領域５３に囲まり、た不純物領域５
２にｔｉｔ 、所定の拡散深さでｎ＋形のエミッタ領域
５４が形成されている。アイソレーション領域５３、不
純物領域５２及びエミッタ領域５４０表面には、酸化膜
５５が形成されている。
２にｔｉｔ 、所定の拡散深さでｎ＋形のエミッタ領域
５４が形成されている。アイソレーション領域５３、不
純物領域５２及びエミッタ領域５４０表面には、酸化膜
５５が形成されている。
酸化膜５５には、エミッタ領域５４に通じるコンタクト
ホール５６が開口されている。酸化膜５５上には、コン
タクトポール５６を介してエミッタ領域５４に接続する
配紳金Ｑｓｙが形成されている。配線金属５７にｄ”、
デンディングＦｉＩｓｇが接続されている。
ホール５６が開口されている。酸化膜５５上には、コン
タクトポール５６を介してエミッタ領域５４に接続する
配紳金Ｑｓｙが形成されている。配線金属５７にｄ”、
デンディングＦｉＩｓｇが接続されている。
このようにオｉり成さすまた２Ｉ′涛休４ＪＥ宿″５９
の等価回路は第を図に示す通りである。図中６０は、不
純物領駄５２に形成されたエミッタ領域５４等からな６
被保訴素子アあ、。被保−素子６゜は、保時に必要な端
子６ノを介してツェナーダイオード６２に接続されてい
る。このツェナーダイオード６２は、埋込層５１とアイ
ソレージ買ン領域５３とで形成されたものである。被保
護素子６０には、端子６１、ツェナーダイオード６２、
ＩＣビン６３をｌｌｌｉＴ次介して列部回路（図示せず
）が接続されている。
の等価回路は第を図に示す通りである。図中６０は、不
純物領駄５２に形成されたエミッタ領域５４等からな６
被保訴素子アあ、。被保−素子６゜は、保時に必要な端
子６ノを介してツェナーダイオード６２に接続されてい
る。このツェナーダイオード６２は、埋込層５１とアイ
ソレージ買ン領域５３とで形成されたものである。被保
護素子６０には、端子６１、ツェナーダイオード６２、
ＩＣビン６３をｌｌｌｉＴ次介して列部回路（図示せず
）が接続されている。
このように描成さり、だ半導体装置５９によノ１−ば、
アイソレーション領域５３は接則されており、しかも半
導体基板５０に達する近傍で３′１］込Ｍ４５１に直接
接触している。つまり、アイソレーション領域５３と押
込層５ノとのＰＮ ′！ｉ一台により、アノードを接地
し７て、カソード全配紳金属５７に接続したツェナーダ
イオード６２が形成されていることになる。このツェナ
ーダイオード６２のツェナー↑ＥＬＦは、Ｊ甲込層５ノ
とアイソレーション領域５３の不純物濃度を所定値に設
定するととにより、例えば５ｖ〜５（）■の範囲で精度
よくトＪ＋定することができる。その結果、ＩＣビン６
３にデラスリージが入力しても、ツェナーダイオード６
２のブレークダウンが生じ、サージ電流、ｆ：接地側に
吸収して被保Ｖセ素子６０のサー・ゾＴｄ、’７壊を防
止できる。咋だ、マイナス１−ジに対してもツェナーダ
イオードロ２の順方向面流とｊ−でこノ１を吸収できる
。しかも、このツェナーダイオード６２は、デンディン
グ／ｅ 、３１ドの下方に埋込層５ノとアイソレージ、
ン領域５３とで形成されているので、所；ｆｌ Ｊ−ジ
保ｎ＾回路用の酷刑の占有領域は何ら必要とし左いので
、沁稍度を向上させることができる。
アイソレーション領域５３は接則されており、しかも半
導体基板５０に達する近傍で３′１］込Ｍ４５１に直接
接触している。つまり、アイソレーション領域５３と押
込層５ノとのＰＮ ′！ｉ一台により、アノードを接地
し７て、カソード全配紳金属５７に接続したツェナーダ
イオード６２が形成されていることになる。このツェナ
ーダイオード６２のツェナー↑ＥＬＦは、Ｊ甲込層５ノ
とアイソレーション領域５３の不純物濃度を所定値に設
定するととにより、例えば５ｖ〜５（）■の範囲で精度
よくトＪ＋定することができる。その結果、ＩＣビン６
３にデラスリージが入力しても、ツェナーダイオード６
２のブレークダウンが生じ、サージ電流、ｆ：接地側に
吸収して被保Ｖセ素子６０のサー・ゾＴｄ、’７壊を防
止できる。咋だ、マイナス１−ジに対してもツェナーダ
イオードロ２の順方向面流とｊ−でこノ１を吸収できる
。しかも、このツェナーダイオード６２は、デンディン
グ／ｅ 、３１ドの下方に埋込層５ノとアイソレージ、
ン領域５３とで形成されているので、所；ｆｌ Ｊ−ジ
保ｎ＾回路用の酷刑の占有領域は何ら必要とし左いので
、沁稍度を向上させることができる。
また、汀ｒ３図（Ａ）及び同図（Ｂ）に示す如き、従来
の保直累子を設けた犯積回路装＠２７．２８でし１−、
ザー−）電流が大きくなると低抵抗体７間の９３、ｐｉ
Ｌｚイａ 、１４ｂ ｐ２６ａ、２６シ間１？ｌｉ Ｉ
）ｉｌｌを太きくしなけｆ７ばなら力い。
の保直累子を設けた犯積回路装＠２７．２８でし１−、
ザー−）電流が大きくなると低抵抗体７間の９３、ｐｉ
Ｌｚイａ 、１４ｂ ｐ２６ａ、２６シ間１？ｌｉ Ｉ
）ｉｌｌを太きくしなけｆ７ばなら力い。
従って、従来の集積回路４メ゛僅“２７，２ｓｌ−ｊ：
。
。
Ｗ、に１４ａ 、７４ｂ 、 ２６ａ 、２６シ間距離
が小さい鳩舎には、コンタクト部分が熱破壊して０ＦＦ
４／５ＨＯＲＴ不良となるので、これを防ぐために低抵
抗体７、ダイオード３３とボンディングパッドオでの配
線を太くしなければなら々かったが、実施例の仝１そ導
体装賄６９では 、Ｈｐンディング領域の下方にヤー・
ゾ保伜用のツェナーダイオ−）” ６２が形成されてビ
ンディング線５８がアイソレーション領域５，７の真」
二に俤続されているので、ハ？ンディングパッドと保護
用ツェナー〃゛′イオード６２間の配置Ｋ＋及びその人
さｉ、、ｌ−しり考慮する必要がなく、大きな−リーー
ジ１１ｉ流に１１シても被保護用＊子の有効な保護を達
成できる。
が小さい鳩舎には、コンタクト部分が熱破壊して０ＦＦ
４／５ＨＯＲＴ不良となるので、これを防ぐために低抵
抗体７、ダイオード３３とボンディングパッドオでの配
線を太くしなければなら々かったが、実施例の仝１そ導
体装賄６９では 、Ｈｐンディング領域の下方にヤー・
ゾ保伜用のツェナーダイオ−）” ６２が形成されてビ
ンディング線５８がアイソレーション領域５，７の真」
二に俤続されているので、ハ？ンディングパッドと保護
用ツェナー〃゛′イオード６２間の配置Ｋ＋及びその人
さｉ、、ｌ−しり考慮する必要がなく、大きな−リーー
ジ１１ｉ流に１１シても被保護用＊子の有効な保護を達
成できる。
このように実施例の半シｎ体装買５９に［、次のような
効果をイＸ＋る。
効果をイＸ＋る。
（Ｊ） 保護素子（ツェナーダイオード）を形成する
ための占有領域を特別に素子領域中に形ｌｊシ、する必
要がなく、四私度の向上を図ると七ができる。
ための占有領域を特別に素子領域中に形ｌｊシ、する必
要がなく、四私度の向上を図ると七ができる。
（２） 埋込Ｊ畜５．１とアイソレーション全百１・
ｖ５３の不純物１農Ｋ ｆ１１制御することにより、サ
ージ保般の限界雪圧を所窄値に設定できる。
ｖ５３の不純物１農Ｋ ｆ１１制御することにより、サ
ージ保般の限界雪圧を所窄値に設定できる。
（３） 保Ｈ”’用σ）ツェナーダイオード６２を素
子ｆ、ｉ′ｉ域の内部に形成しているので一す−ゾ電流
の限界値を大きくできる。
子ｆ、ｉ′ｉ域の内部に形成しているので一す−ゾ電流
の限界値を大きくできる。
（４）夕１部回路の制約がかい。
（イ）外部回路としてタンク回路が接続されている１よ
１合に、タンク回路のＱを下げることはない。
１合に、タンク回路のＱを下げることはない。
（ロ）外部回路の抵抗値によってケ゛インが決定される
場合でもチップ内の外部回路の抵抗値のＣ：１″らつき
一６′ｆ；枦、する必要がない。
場合でもチップ内の外部回路の抵抗値のＣ：１″らつき
一６′ｆ；枦、する必要がない。
（ハ）外部回路としてＬ負荷が接続されていて電源電圧
以上の電位がＩＣビン６３に印加さＪｌてもツェナーＷ
７．バーを所定値に設定することにより、リージ保護を
図ることができる。
以上の電位がＩＣビン６３に印加さＪｌてもツェナーＷ
７．バーを所定値に設定することにより、リージ保護を
図ることができる。
（５） マイナスサーノに対しても被保瞳素子６０を
保ｉφすることができる。
保ｉφすることができる。
々お、実施例の半梼体装置５９Ｃ１、次のようにして身
′！造干ることができる。
′！造干ることができる。
先ず、第８図（Ａ）に示す如く、Ｐ−形不紳物をドーグ
したシリコンからなる半導体基４１７５０の表ｒ＋Ｉ
Ｋ酸化膜を形成し、この酸化膜に写真蝕刻法にて・ぐタ
ーニングを施し、・セターニングさハた酸化膜゛をマス
クにしてＮ形不純物を熱拡散させ同図（Ｂ）に示す如く
、押込層５ノを形成する。次いで、酸化力５を除去して
半導体５０の表面にＮ−形の不純物領域５２を工ぎタキ
シャル成長させる。（同図（ＣＩ）参照）次に、同図の
）に示す如くＰ４−形不純物の選択拡散を加・し、半カ
体基板５０に達する拡散深さで不純１≠７領域５２の屓
定領、Ｆ１７を囲むアイソレーション領域５３をその底
部が押込層５ノに杼−触するように形成する。然る後、
アイソレーション領域５，７で囲ｉ ｈ−た素子領域の
１７１位をぞトるプζめｔｖ、素子領域内にエミッタ領
域５４を形成干る（同図（Ｅ）参照）と共に、エミッタ
領域５４、素イ領域及びアイソレーション領域の野面を
ｙ５うｔＩ′・）化膜５５を形成し、この酸化バ凸を貫
通してエミッタ領−４５４に接続する配糾金属５７及び
配＋１．ｌｉ金属に接続するボンディング約５８不・形
成してｆ′り６し１に示す半層体装ｆｔＭ５９をｒ（る
。
したシリコンからなる半導体基４１７５０の表ｒ＋Ｉ
Ｋ酸化膜を形成し、この酸化膜に写真蝕刻法にて・ぐタ
ーニングを施し、・セターニングさハた酸化膜゛をマス
クにしてＮ形不純物を熱拡散させ同図（Ｂ）に示す如く
、押込層５ノを形成する。次いで、酸化力５を除去して
半導体５０の表面にＮ−形の不純物領域５２を工ぎタキ
シャル成長させる。（同図（ＣＩ）参照）次に、同図の
）に示す如くＰ４−形不純物の選択拡散を加・し、半カ
体基板５０に達する拡散深さで不純１≠７領域５２の屓
定領、Ｆ１７を囲むアイソレーション領域５３をその底
部が押込層５ノに杼−触するように形成する。然る後、
アイソレーション領域５，７で囲ｉ ｈ−た素子領域の
１７１位をぞトるプζめｔｖ、素子領域内にエミッタ領
域５４を形成干る（同図（Ｅ）参照）と共に、エミッタ
領域５４、素イ領域及びアイソレーション領域の野面を
ｙ５うｔＩ′・）化膜５５を形成し、この酸化バ凸を貫
通してエミッタ領−４５４に接続する配糾金属５７及び
配＋１．ｌｉ金属に接続するボンディング約５８不・形
成してｆ′り６し１に示す半層体装ｆｔＭ５９をｒ（る
。
寸フト、あｃ） １ｐ７１にチ１：す如く、半Ｗ体基板
５０にｐ＋ｊ込Ｊｉｉ Ｑ”Ｖの形成０！１に同時にＰ
１不純物領域５．？ａを仰込層５１の辺部に予め形成し
て訃き、エビタギシャル成長した「不純物領域５２中Ｋ
Ｐ＋不純物を選択拡散１〜てこのＰ４−不紳物領ｊ或
５，９８とが熱４１ｔ、酔によって一体に接続、十、乙
ようにしてアイソレーション領國、５．９′を形成［、
、た半洒体Ｖ゛Ｕη５す２店１．１本白い。同図中実ｙ
：ｉ例のものと同一部／））について日同−符叫を佃ｔ
７て説明している。
５０にｐ＋ｊ込Ｊｉｉ Ｑ”Ｖの形成０！１に同時にＰ
１不純物領域５．？ａを仰込層５１の辺部に予め形成し
て訃き、エビタギシャル成長した「不純物領域５２中Ｋ
Ｐ＋不純物を選択拡散１〜てこのＰ４−不紳物領ｊ或
５，９８とが熱４１ｔ、酔によって一体に接続、十、乙
ようにしてアイソレーション領國、５．９′を形成［、
、た半洒体Ｖ゛Ｕη５す２店１．１本白い。同図中実ｙ
：ｉ例のものと同一部／））について日同−符叫を佃ｔ
７て説明している。
寸か、卸１０図（Ａ＞Ｋ示す如く、ｎ−形不純物領ｍ！
、 ５２’ （７’） 不、Ｉ＋ｉ ’４’ｔｎ Ｉ！
’ Ｆ ヲ］ Ｏ”／ｃｍ’ Ｎ 下Ｋ 設定Ｌ テ不
純物領域５２′とこす１に＃続された配ｐ４金属５７）
″で配紳金Ｐ：５７をアノード、杢糸１ｉ４勿Ｈ（１城
５２′をカソードと寸ショットキーノ々リアダイメ“−
ドア０を形Ｄ’ｉシ、ノラスリージ電流をショットキー
バリアダイオード７θのＩｌ［’ｉ力方向ツェナーダイ
オード２７を通って接地電源に吸収するようにしたもの
でも良い。なお、同図（Ｂ） ＆Ｊ、ショットキーバリ
アダイオード７０を設けた半導体装置５９′の噌価回路
を示すものであシ、実施例のものと同一部分については
、同一符号を（＝ｔ している。
、 ５２’ （７’） 不、Ｉ＋ｉ ’４’ｔｎ Ｉ！
’ Ｆ ヲ］ Ｏ”／ｃｍ’ Ｎ 下Ｋ 設定Ｌ テ不
純物領域５２′とこす１に＃続された配ｐ４金属５７）
″で配紳金Ｐ：５７をアノード、杢糸１ｉ４勿Ｈ（１城
５２′をカソードと寸ショットキーノ々リアダイメ“−
ドア０を形Ｄ’ｉシ、ノラスリージ電流をショットキー
バリアダイオード７θのＩｌ［’ｉ力方向ツェナーダイ
オード２７を通って接地電源に吸収するようにしたもの
でも良い。なお、同図（Ｂ） ＆Ｊ、ショットキーバリ
アダイオード７０を設けた半導体装置５９′の噌価回路
を示すものであシ、実施例のものと同一部分については
、同一符号を（＝ｔ している。
υ上胛明した如く、本発明に係る半導体装置によれば、
保帥累子用の占有４ｉｌ′ｌ ＪＴ々を隼Ｍ回路をイ１
イ成する素子内に設ける必敦が外く、かつ、外付は回路
に則するｉｔ＋１１限をＪ：Ｉｌ１徐し、しかも、プラ
ス、マイナスのリージに夕１ して十分な保層°を図ふ
ととができる等顕著な効果を・有するものであみ。
保帥累子用の占有４ｉｌ′ｌ ＪＴ々を隼Ｍ回路をイ１
イ成する素子内に設ける必敦が外く、かつ、外付は回路
に則するｉｔ＋１１限をＪ：Ｉｌ１徐し、しかも、プラ
ス、マイナスのリージに夕１ して十分な保層°を図ふ
ととができる等顕著な効果を・有するものであみ。
臼′１，１図及び第２［／、１は、従来σ）型−ヅ仙′
Ｈ・・回路の説明図、舘３図（Ａ）及び回［ネ１（Ｂ）
は、組２し、１の千゛価回路に対１１′１、するり）−
来の壬；、積回路４シ、ｌｉ’ｊの断面１ン１、第４図
は、彷′求のプラス−リーフ４フ２回路の（３）［！１
１図、卯、５図Ｉに１、同プラス田−ジ稈πり・回路を
有する従来のイｆＩｆｌＩｌｉ回路取ｙ？の置面し１、
学、６区１ｄ１本とｒ明の一句′施ゼ１１の断面図、２
ｐ７図けり’：ｊ′／メＩ・例のス価回路を示す回路図
、汗８図１（八）乃〒同図（Ｊ’；）は、四ヂ施例のゝ
１４ ；ｆ、休眠１的の隼□゛迅方〃：を下片１舶に示
すＮ（（′明ジ１１学９図１及び印１０ 酔ｉ、ｉ、本
発明の仙の実施例の断面図、汗１０図（１’３）は、同
１ヅ（Ａ）の半層体装僅の碧ｎ１１１回ＩＩＩ？′図で
あ７、。 ５０・・・半２重体〃枦、５１・・・ｌｊｌ込Ｉビ゛、
５２・・・不ワ１１物領域、５３・・・アイソレーショ
ン領域、５４・・・エミッタ何１吠、５５・・・酷什」
か、５６・・・コンタクトホール、５７・・・４朴・金
ｐｊ・、５８・・・ボンディング〃パ、←Ｊ、へ一９’
、５−９“・・・半ｆ体ヤト、６０・・・被保′ａ！４
素子、６ノ・・・端子、６２・・・ツェナーダイオード
、６３・・・ＩＣビン、５ 、？ ａ・・・イｔＭ１物
領域、５３′・・・アイソレーション領、’Ｑ４： 、
５２’・・・不糸中′１勿領域、７０・・・ショットキ
ーバリアダイオード。 出願人イ（埋入 弁理士 針 江 武 ｊ２゛ｓ１図
第２図 第３図 （Ａ）（Ｂ） 第４１１ 第５図 第６図 第７図 第８図 第９８ 第１ｏ ＩＩ （Ａ）（Ｂ）
Ｈ・・回路の説明図、舘３図（Ａ）及び回［ネ１（Ｂ）
は、組２し、１の千゛価回路に対１１′１、するり）−
来の壬；、積回路４シ、ｌｉ’ｊの断面１ン１、第４図
は、彷′求のプラス−リーフ４フ２回路の（３）［！１
１図、卯、５図Ｉに１、同プラス田−ジ稈πり・回路を
有する従来のイｆＩｆｌＩｌｉ回路取ｙ？の置面し１、
学、６区１ｄ１本とｒ明の一句′施ゼ１１の断面図、２
ｐ７図けり’：ｊ′／メＩ・例のス価回路を示す回路図
、汗８図１（八）乃〒同図（Ｊ’；）は、四ヂ施例のゝ
１４ ；ｆ、休眠１的の隼□゛迅方〃：を下片１舶に示
すＮ（（′明ジ１１学９図１及び印１０ 酔ｉ、ｉ、本
発明の仙の実施例の断面図、汗１０図（１’３）は、同
１ヅ（Ａ）の半層体装僅の碧ｎ１１１回ＩＩＩ？′図で
あ７、。 ５０・・・半２重体〃枦、５１・・・ｌｊｌ込Ｉビ゛、
５２・・・不ワ１１物領域、５３・・・アイソレーショ
ン領域、５４・・・エミッタ何１吠、５５・・・酷什」
か、５６・・・コンタクトホール、５７・・・４朴・金
ｐｊ・、５８・・・ボンディング〃パ、←Ｊ、へ一９’
、５−９“・・・半ｆ体ヤト、６０・・・被保′ａ！４
素子、６ノ・・・端子、６２・・・ツェナーダイオード
、６３・・・ＩＣビン、５ 、？ ａ・・・イｔＭ１物
領域、５３′・・・アイソレーション領、’Ｑ４： 、
５２’・・・不糸中′１勿領域、７０・・・ショットキ
ーバリアダイオード。 出願人イ（埋入 弁理士 針 江 武 ｊ２゛ｓ１図
第２図 第３図 （Ａ）（Ｂ） 第４１１ 第５図 第６図 第７図 第８図 第９８ 第１ｏ ＩＩ （Ａ）（Ｂ）
Claims (1)
- −導■、型の半導体基板上に埋込層を介して形成された
反対涛電型の不純物領域と、前妃基板に達する拡散深さ
で前配坤込１１ηに接触すると共に接地された状態で該
不純物領域の所定領域を囲み前記基板と同導電型を有す
るアイソレージ目ン領域とを具備してなり、該アイソレ
ーション領域と前記埋込層とでツェナーダイオードが形
成さ）１．ていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142921A JPS5932177A (ja) | 1982-08-18 | 1982-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142921A JPS5932177A (ja) | 1982-08-18 | 1982-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932177A true JPS5932177A (ja) | 1984-02-21 |
Family
ID=15326721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142921A Pending JPS5932177A (ja) | 1982-08-18 | 1982-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932177A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04190819A (ja) * | 1990-11-26 | 1992-07-09 | Hokkaido Rehabili | 活性炭によるＳＯ↓２，ＮＯｘの除去装置 |
| FR2688942A1 (fr) * | 1992-03-20 | 1993-09-24 | Sgs Thomson Microelectronics | Diode a avalanche enterree. |
-
1982
- 1982-08-18 JP JP57142921A patent/JPS5932177A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04190819A (ja) * | 1990-11-26 | 1992-07-09 | Hokkaido Rehabili | 活性炭によるＳＯ↓２，ＮＯｘの除去装置 |
| FR2688942A1 (fr) * | 1992-03-20 | 1993-09-24 | Sgs Thomson Microelectronics | Diode a avalanche enterree. |
| US5336920A (en) * | 1992-03-20 | 1994-08-09 | Sgs-Thomson Microelectronics S.A. | Buried avalanche diode having laterally adjacent semiconductor layers |
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