JPH0746106A - パワーオン信号発生回路 - Google Patents
パワーオン信号発生回路Info
- Publication number
- JPH0746106A JPH0746106A JP5191061A JP19106193A JPH0746106A JP H0746106 A JPH0746106 A JP H0746106A JP 5191061 A JP5191061 A JP 5191061A JP 19106193 A JP19106193 A JP 19106193A JP H0746106 A JPH0746106 A JP H0746106A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- circuit
- power
- channel field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Electronic Switches (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】集積回路に内蔵されるパワーオン信号発生回路
の低消費電力化およびチップサイズの縮小化。 【構成】Ｐチャネル型電界効果トランジスタＴ１，Ｔ２
とＮチャネル型電界効果トランジスタＴ６，Ｔ７と抵抗
Ｒ１で構成される定電流回路４と、電圧検出回路５と、
電源投入時の定電流回路４の動作開始を早める働きをす
る電圧検出回路５の出力をゲート入力とするＰチャネル
型電界効果トランジスタＴ５で構成され、Ｐチャネル型
電界効果トランジスタＴ５のドレインはＮチャネル型電
界効果トランジスタＴ６，Ｔ７のゲートに接続され、Ｐ
チャネル型電界効果トランジスタＴ５のソースは電源端
子に接続される。
の低消費電力化およびチップサイズの縮小化。 【構成】Ｐチャネル型電界効果トランジスタＴ１，Ｔ２
とＮチャネル型電界効果トランジスタＴ６，Ｔ７と抵抗
Ｒ１で構成される定電流回路４と、電圧検出回路５と、
電源投入時の定電流回路４の動作開始を早める働きをす
る電圧検出回路５の出力をゲート入力とするＰチャネル
型電界効果トランジスタＴ５で構成され、Ｐチャネル型
電界効果トランジスタＴ５のドレインはＮチャネル型電
界効果トランジスタＴ６，Ｔ７のゲートに接続され、Ｐ
チャネル型電界効果トランジスタＴ５のソースは電源端
子に接続される。
Description
【０００１】
【産業上の利用分野】本発明はパワーオン信号発生回路
に関し、特に低消費電流で動作するパワーオン信号発生
回路に関する。
に関し、特に低消費電流で動作するパワーオン信号発生
回路に関する。
【０００２】
【従来の技術】デジタルＩＣ（集積回路）においては、
電源投入時にＩＣ内部を初期化する必要のある場合があ
る。そのため、電源投入時に初期化のための信号を発生
するパワーオン信号発生回路が内蔵されている。
電源投入時にＩＣ内部を初期化する必要のある場合があ
る。そのため、電源投入時に初期化のための信号を発生
するパワーオン信号発生回路が内蔵されている。
【０００３】従来、この種のパワーオン信号発生回路と
しては、図５に示す回路が用いられている。
しては、図５に示す回路が用いられている。
【０００４】電源端子１にＰチャネル型電界効果トラン
ジスタＴ１１のソースと抵抗Ｒ３の一方の端子とコンデ
ンサＣ４の一方の端子とを接続し、Ｐチャネル型電界効
果トランジスタＴ１１のゲートとドレインと抵抗Ｒ２の
一方の端子とコンデンサＣ３の一方の端子とＮチャネル
型電界効果トランジスタＴ１２のゲートを接続した接点
ｄと、抵抗Ｒ３の他方の端子とＮチャネル型電界効果ト
ランジスタＴ１２のドレインとコンデンサＣ４の他方の
端子とインバータＢ３の入力を接続した接点ｅと、イン
バータＢ３の出力と出力端子３とを接続し、接地端子２
に抵抗Ｒ２の他方の端子とコンデンサＣ３の他方の端子
とＮチャネル型電界効果トランジスタＴ１２のソースと
が接続される。
ジスタＴ１１のソースと抵抗Ｒ３の一方の端子とコンデ
ンサＣ４の一方の端子とを接続し、Ｐチャネル型電界効
果トランジスタＴ１１のゲートとドレインと抵抗Ｒ２の
一方の端子とコンデンサＣ３の一方の端子とＮチャネル
型電界効果トランジスタＴ１２のゲートを接続した接点
ｄと、抵抗Ｒ３の他方の端子とＮチャネル型電界効果ト
ランジスタＴ１２のドレインとコンデンサＣ４の他方の
端子とインバータＢ３の入力を接続した接点ｅと、イン
バータＢ３の出力と出力端子３とを接続し、接地端子２
に抵抗Ｒ２の他方の端子とコンデンサＣ３の他方の端子
とＮチャネル型電界効果トランジスタＴ１２のソースと
が接続される。
【０００５】次に、図５の回路動作について、図６の特
性図を用いて説明する。
性図を用いて説明する。
【０００６】ここで、図６は電源投入時の電源端子１の
電位Ｖ１と、接点ｄの電位と、接点ｅの電位及び出力端
子３の電位の関係を示している。
電位Ｖ１と、接点ｄの電位と、接点ｅの電位及び出力端
子３の電位の関係を示している。
【０００７】接点ｄの電位の特性曲線は、電源端子１の
電位Ｖ１がＰチャネル型電界効果トランジスタＴ１１の
しきい値電圧Ｖｔｐを越えた時間ｔ４付近から電源端子
１の電位Ｖ１からおよびＶｔｐ分の差をもって高くな
る。
電位Ｖ１がＰチャネル型電界効果トランジスタＴ１１の
しきい値電圧Ｖｔｐを越えた時間ｔ４付近から電源端子
１の電位Ｖ１からおよびＶｔｐ分の差をもって高くな
る。
【０００８】次に、接点ｅの電位の特性曲線は、接点ｄ
の電位がＮチャネル型電界効果トランジスタＴ１２のし
きい値電圧Ｖｔｎを越えた時間ｔ５付近からＮチャネル
型電界効果トランジスタＴ１２がオンして電源端子１の
電位Ｖ１から接地端子２の電位となり、接点ｅの電位の
特性曲線とインバータＢ３の論理しきい電圧の交わる時
間ｔ６でインバータＢ３の出力が反転する。
の電位がＮチャネル型電界効果トランジスタＴ１２のし
きい値電圧Ｖｔｎを越えた時間ｔ５付近からＮチャネル
型電界効果トランジスタＴ１２がオンして電源端子１の
電位Ｖ１から接地端子２の電位となり、接点ｅの電位の
特性曲線とインバータＢ３の論理しきい電圧の交わる時
間ｔ６でインバータＢ３の出力が反転する。
【０００９】つまり、ｔ０〜ｔ６の時の出力端子の電位
は接地電位（０Ｖ）となり、ｔ６以降の出力端子１の電
位は電源端子の電位（Ｖ１）となる。
は接地電位（０Ｖ）となり、ｔ６以降の出力端子１の電
位は電源端子の電位（Ｖ１）となる。
【００１０】よって、電源が投入されて電圧が０Ｖから
上昇するときに出力端子１の電位は、ｔ０〜ｔ６の間は
「ロー」レベルとなってから、ｔ６以降「ハイ」レベル
に変化する。この出力端子１の「ロー」レベルの期間を
パワーオン信号として利用する。
上昇するときに出力端子１の電位は、ｔ０〜ｔ６の間は
「ロー」レベルとなってから、ｔ６以降「ハイ」レベル
に変化する。この出力端子１の「ロー」レベルの期間を
パワーオン信号として利用する。
【００１１】
【発明が解決しようとする課題】前述したパワーオン信
号発生回路で消費される電流は、抵抗Ｒ２，Ｒ３に流れ
る電流ＩＲ２，ＩＲ３の和となり、ＩＲ２は、次の
（１）式で示される。
号発生回路で消費される電流は、抵抗Ｒ２，Ｒ３に流れ
る電流ＩＲ２，ＩＲ３の和となり、ＩＲ２は、次の
（１）式で示される。
【００１２】 ＩＲ２＝Ｖｄ／ｒ２ …（１） ここで、Ｖｄ：接点ｄの電位，ｒ２：抵抗Ｒ２の抵抗
値。
値。
【００１３】電界効果トランジスタＴ１１のオン抵抗
が、抵抗Ｒ２に比べて十分小さいとすれば、上記（１）
式は、次の（１′）式となる。
が、抵抗Ｒ２に比べて十分小さいとすれば、上記（１）
式は、次の（１′）式となる。
【００１４】 ＩＲ２≒（Ｖ１−｜Ｖｔｐ｜）／ｒ２ …（１′） ここで、Ｖ１：電源端子１の電位，Ｖｔｐ：Ｐチャネル
型電界効果トランジスタのしきい値電圧。
型電界効果トランジスタのしきい値電圧。
【００１５】また同様に、電流ＩＲ３は電界効果トラン
ジスタＴ１２のオン抵抗が抵抗Ｒ３に比べて十分小さい
とすれば、次の（２）式で示される。
ジスタＴ１２のオン抵抗が抵抗Ｒ３に比べて十分小さい
とすれば、次の（２）式で示される。
【００１６】 ＩＲ３≒Ｖ１／ｒ３ …（２） ここで、ｒ３：抵抗Ｒ３の抵抗値。
【００１７】図５に示すパワーオン信号発生回路の消費
電流ＩＡは、次の（３）式となる。
電流ＩＡは、次の（３）式となる。
【００１８】 ＩＡ＝ＩＲ２＋ＩＲ３ ＝｛（Ｖ１−｜Ｖｔｐ｜）／ｒ２｝＋｛Ｖ１／ｒ３｝ …（３） 従って、上記（１′），（２），（３）式から明らかな
ように、消費電流は電源電圧が高くなるのに比例して増
え、消費電流を減らすには抵抗値を大きくするしかない
という欠点がある。
ように、消費電流は電源電圧が高くなるのに比例して増
え、消費電流を減らすには抵抗値を大きくするしかない
という欠点がある。
【００１９】
【課題を解決するための手段】本発明は、電圧検出回路
と定電流回路とを備えるパワーオン信号発生回路におい
て、前記定電流回路の動作開始をはやめる手段を、前記
電圧検出回路と前記定電流回路との間に介したことを特
徴とする。
と定電流回路とを備えるパワーオン信号発生回路におい
て、前記定電流回路の動作開始をはやめる手段を、前記
電圧検出回路と前記定電流回路との間に介したことを特
徴とする。
【００２０】
【実施例】本発明の第１の実施例を示す図１の回路図を
参照すると、本実施例は、第一の電源に第一導電型の第
一の電界効果トランジスタのソースと第一導電型の第二
の電界効果トランジスタのソースと第一導電型の第三の
電界効果トランジスタのソースと第一導電型の第四の電
界効果トランジスタのソースと第一導電型の第五の電界
効果トランジスタのソースと第一のコンデンサの一方の
端子とを接続し、前記第一の電界効果トランジスタのゲ
ートとドレインと第二，第三の電界効果トランジスタの
ゲートと第二導電型の第六の電界効果トランジスタのド
レインとを接続し、前記第六の電界効果トランジスタの
ソースと抵抗の一方の端子とを接続し、第二の電源に前
記抵抗の他方の端子と第二導電型の第七の電界効果トラ
ンジスタのソースと第二導電型の第八の電界効果トラン
ジスタのソースと第二導電型の第九の電界効果トランジ
スタのソースと第二のコンデンサの一方の端子とを接続
し、前記第六，第九の電界効果トランジスタのゲートと
第七の電界効果トランジスタのゲートとドレインと第
二，第五の電界効果トランジスタのドレインとを接続
し、前記第八の電界効果トランジスタのゲートとドレイ
ンと前記第三の電界効果トランジスタのドレインと第四
の電界効果トランジスタのゲートと第一のコンデンサの
他方の端子とを接続し、前記第四の電界効果トランジス
タのドレインと第五の電界効果トランジスタのゲートと
第九の電界効果トランジスタのドレインと第二のコンデ
ンサの他方の端子と出力バッファの入力とを接続し、前
記出力バッファの出力と出力端子とを接続したことを特
徴とする。
参照すると、本実施例は、第一の電源に第一導電型の第
一の電界効果トランジスタのソースと第一導電型の第二
の電界効果トランジスタのソースと第一導電型の第三の
電界効果トランジスタのソースと第一導電型の第四の電
界効果トランジスタのソースと第一導電型の第五の電界
効果トランジスタのソースと第一のコンデンサの一方の
端子とを接続し、前記第一の電界効果トランジスタのゲ
ートとドレインと第二，第三の電界効果トランジスタの
ゲートと第二導電型の第六の電界効果トランジスタのド
レインとを接続し、前記第六の電界効果トランジスタの
ソースと抵抗の一方の端子とを接続し、第二の電源に前
記抵抗の他方の端子と第二導電型の第七の電界効果トラ
ンジスタのソースと第二導電型の第八の電界効果トラン
ジスタのソースと第二導電型の第九の電界効果トランジ
スタのソースと第二のコンデンサの一方の端子とを接続
し、前記第六，第九の電界効果トランジスタのゲートと
第七の電界効果トランジスタのゲートとドレインと第
二，第五の電界効果トランジスタのドレインとを接続
し、前記第八の電界効果トランジスタのゲートとドレイ
ンと前記第三の電界効果トランジスタのドレインと第四
の電界効果トランジスタのゲートと第一のコンデンサの
他方の端子とを接続し、前記第四の電界効果トランジス
タのドレインと第五の電界効果トランジスタのゲートと
第九の電界効果トランジスタのドレインと第二のコンデ
ンサの他方の端子と出力バッファの入力とを接続し、前
記出力バッファの出力と出力端子とを接続したことを特
徴とする。
【００２１】この実施例のパワーオン信号発生回路は、
Ｐチャネル型電界効果トランジスタＴ１，Ｔ２と、Ｎチ
ャネル型電界効果トランジスタＴ６，Ｔ７と、抵抗Ｒ１
とで構成される定電流回路４を設け、Ｐチャネル型電界
効果トランジスタＴ３，Ｔ４とＮチャネル型電界効果ト
ランジスタＴ８，Ｔ９とコンデンサＣ１，Ｃ２と出力バ
ッファＢ１で構成される電圧検出回路５を設け、さらに
Ｐチャネル型電界効果トランジスタＴ５を備えている。
Ｐチャネル型電界効果トランジスタＴ１，Ｔ２と、Ｎチ
ャネル型電界効果トランジスタＴ６，Ｔ７と、抵抗Ｒ１
とで構成される定電流回路４を設け、Ｐチャネル型電界
効果トランジスタＴ３，Ｔ４とＮチャネル型電界効果ト
ランジスタＴ８，Ｔ９とコンデンサＣ１，Ｃ２と出力バ
ッファＢ１で構成される電圧検出回路５を設け、さらに
Ｐチャネル型電界効果トランジスタＴ５を備えている。
【００２２】ここで、図１における定電流回路４に流れ
る電流値は、Ｐチャネル型電界効果トランジスタＴ１，
Ｔ２のサイズ比と、Ｎチャネル型電界効果トランジスタ
Ｔ６，Ｔ７のサイズ比と、抵抗Ｒ１の値とで決まり、定
電流Ｉ１，Ｉ２は次の（４），（５）式で表される。
る電流値は、Ｐチャネル型電界効果トランジスタＴ１，
Ｔ２のサイズ比と、Ｎチャネル型電界効果トランジスタ
Ｔ６，Ｔ７のサイズ比と、抵抗Ｒ１の値とで決まり、定
電流Ｉ１，Ｉ２は次の（４），（５）式で表される。
【００２３】 Ｉ２＝Ｓ２・Ｉ１／Ｓ１ …（４） Ｉ１＝（Ｋ・Ｔ／ｒ・ｑ）・１ｎ・（Ｓ２・Ｓ６／Ｓ１・Ｓ７） …（５） ここで、Ｋ：ボルツマン定数，Ｔ：絶対温度，ｒ：Ｒ１
の抵抗値，ｑ：電子の電荷量，Ｓ１：Ｐチャネル型電界
効果トランジスタＴ１の実効チャネル幅と実効チャネル
長の比（＝Ｗｅｆｆ１／Ｌｅｆｆ１），Ｓ２：Ｐチャネ
ル型電界効果トランジスタＴ２の実効チャネル幅と実効
チャネル長の比（＝Ｗｅｆｆ２／Ｌｅｆｆ２），Ｓ６：
Ｎチャネル型電界効果トランジスタＴ６の実効チャネル
幅と実効チャネル長の比（＝Ｗｅｆｆ６／Ｌｅｆｆ
６），Ｓ７：Ｎチャネル型電界効果トランジスタＴ７の
実効チャネル幅と実効チャネル長の比（＝Ｗｅｆｆ７／
Ｌｅｆｆ７）とする。
の抵抗値，ｑ：電子の電荷量，Ｓ１：Ｐチャネル型電界
効果トランジスタＴ１の実効チャネル幅と実効チャネル
長の比（＝Ｗｅｆｆ１／Ｌｅｆｆ１），Ｓ２：Ｐチャネ
ル型電界効果トランジスタＴ２の実効チャネル幅と実効
チャネル長の比（＝Ｗｅｆｆ２／Ｌｅｆｆ２），Ｓ６：
Ｎチャネル型電界効果トランジスタＴ６の実効チャネル
幅と実効チャネル長の比（＝Ｗｅｆｆ６／Ｌｅｆｆ
６），Ｓ７：Ｎチャネル型電界効果トランジスタＴ７の
実効チャネル幅と実効チャネル長の比（＝Ｗｅｆｆ７／
Ｌｅｆｆ７）とする。
【００２４】すなわち、定電流回路４は、上記（５）式
から電源電圧に依存しない定電流が得られることがわか
る。
から電源電圧に依存しない定電流が得られることがわか
る。
【００２５】次に、図１における電圧検出回路５の動作
を説明する。
を説明する。
【００２６】電界効果トランジスタＴ３は、定電流回路
４の電界効果トランジスタＴ１とゲート電圧が同じであ
り、電界効果トランジスタＴ３に流れる電流Ｉ３は、次
の（６）式となる。
４の電界効果トランジスタＴ１とゲート電圧が同じであ
り、電界効果トランジスタＴ３に流れる電流Ｉ３は、次
の（６）式となる。
【００２７】 Ｉ３＝Ｓ３・Ｉ１／Ｓ１ …（６） 但し、Ｓ３：Ｐチャネル型電界効果トランジスタＴ３の
実効チャネル幅と実効チャネル長の比（＝Ｗｅｆｆ３／
Ｌｅｆｆ３）。
実効チャネル幅と実効チャネル長の比（＝Ｗｅｆｆ３／
Ｌｅｆｆ３）。
【００２８】また同様に電界効果トランジスタＴ９は、
定電流回路４の電界効果トランジスタＴ７とゲート電圧
が同じであり、電界効果トランジスタＴ９に流れる電流
Ｉ４は、次の（７）式となる。
定電流回路４の電界効果トランジスタＴ７とゲート電圧
が同じであり、電界効果トランジスタＴ９に流れる電流
Ｉ４は、次の（７）式となる。
【００２９】 Ｉ４＝Ｓ９・Ｉ２／Ｓ７ …（７） 但し、Ｓ９：Ｎチャネル型電界効果トランジスタＴ９の
実効チャネル幅と実効チャネル長の比（＝Ｗｅｆｆ９／
Ｌｅｆｆ９）。
実効チャネル幅と実効チャネル長の比（＝Ｗｅｆｆ９／
Ｌｅｆｆ９）。
【００３０】次に、Ｎチャネル型電界効果トランジスタ
Ｔ８のゲート電圧（接点ｂ′の電位ｂ′）であるが、Ｎ
チャネル型電界効果トランジスタＴ８に流れる電流Ｉ３
は、上記（５），（６）式より定電流回路４に流れる電
流Ｉ１と比例した電流が流れ、また低電流で設定すると
Ｎチャネル型電界効果トランジスタのしきい値電圧Ｖｔ
ｎに近い値となり、次の（８）式となる。
Ｔ８のゲート電圧（接点ｂ′の電位ｂ′）であるが、Ｎ
チャネル型電界効果トランジスタＴ８に流れる電流Ｉ３
は、上記（５），（６）式より定電流回路４に流れる電
流Ｉ１と比例した電流が流れ、また低電流で設定すると
Ｎチャネル型電界効果トランジスタのしきい値電圧Ｖｔ
ｎに近い値となり、次の（８）式となる。
【００３１】 Ｖｂ′≒Ｖｔｎ …（８） 従って、Ｐチャネル型電界効果トランジスタＴ４のゲー
ト電圧Ｖｇｔ４は上記（８）式より、次の（９）式とな
る。
ト電圧Ｖｇｔ４は上記（８）式より、次の（９）式とな
る。
【００３２】 ｜Ｖｇｔ４｜≒｜Ｖ１−Ｖｔｎ｜ …（９） 但し、Ｖ１：電源端子１の電位。
【００３３】Ｐチャネル型電界効果トランジスタＴ４の
電流駆動能力Ｉｔ４は、次の（１０）式となる。
電流駆動能力Ｉｔ４は、次の（１０）式となる。
【００３４】 Ｉｔ４＝（１／２）βｔ４（Ｖｇｔ４−｜Ｖｔｐ｜）2 …（１０） 但し、βｔ４：（Ｗｅｆｆ４／Ｌｅｆｆ４）・Ｋｐ，Ｋ
ｐ：Ｐチャネル型電界効果トランジスタの導電係数，Ｖ
ｔｐ：Ｐチャネル型電界効果トランジスタのしきい値電
圧。
ｐ：Ｐチャネル型電界効果トランジスタの導電係数，Ｖ
ｔｐ：Ｐチャネル型電界効果トランジスタのしきい値電
圧。
【００３５】ここで、接点ｃの電位Ｖｃは、Ｐチャネル
型電界効果トランジスタＴ４の電流駆動能力Ｉｔ４とＮ
チャネル型電界効果トランジスタＴ９の電流駆動能力Ｉ
４の大小によって決まるため、 Ｉｔ４＜Ｉ４ …（１１） であれば、接点ｃの電位Ｖｃは「ロー」レベルとなり、 Ｉｔ４＞Ｉ４ …（１２） であれば、接点ｃの電位Ｖｃは「ハイ」レベルとなる。
つまり出力端子３が反転する電圧は、 Ｉｔ４＝Ｉ４ …（１３） の時であり、Ｉ４を低電流に設定し、上記（１０）式の
βｔ４を十分大きくすれば、 ｜Ｖｇｔ４｜−｜Ｖｔｐ｜＞０ …（１４） となった時点で、Ｉｔ４はＩ４より大きくなる。従っ
て、出力端子３が反転する電源電圧ＶＩのおおよその値
は、上記（９），（１４）式より、次の（１５）式とな
る。
型電界効果トランジスタＴ４の電流駆動能力Ｉｔ４とＮ
チャネル型電界効果トランジスタＴ９の電流駆動能力Ｉ
４の大小によって決まるため、 Ｉｔ４＜Ｉ４ …（１１） であれば、接点ｃの電位Ｖｃは「ロー」レベルとなり、 Ｉｔ４＞Ｉ４ …（１２） であれば、接点ｃの電位Ｖｃは「ハイ」レベルとなる。
つまり出力端子３が反転する電圧は、 Ｉｔ４＝Ｉ４ …（１３） の時であり、Ｉ４を低電流に設定し、上記（１０）式の
βｔ４を十分大きくすれば、 ｜Ｖｇｔ４｜−｜Ｖｔｐ｜＞０ …（１４） となった時点で、Ｉｔ４はＩ４より大きくなる。従っ
て、出力端子３が反転する電源電圧ＶＩのおおよその値
は、上記（９），（１４）式より、次の（１５）式とな
る。
【００３６】 ＶＩ≒｜Ｖｔｐ｜＋Ｖｔｎ …（１５） しかし、以上の動作が安定して行われるには、電源投入
時から定電流回路４及び電圧検出回路５が安定して動作
している必要があるが、定電流回路４の電源投入時の動
作は各電界効果トランジスタのゲート容量を主とする寄
生容量により、接点ａは電源端子側に、接点ｂは接地端
子側に近い電位（すなわち各電界効果トランジスタがオ
フした状態）から動作開始するため、定電流回路４が安
定動作状態となるまでに時間がかかり、このままでは使
用できない。
時から定電流回路４及び電圧検出回路５が安定して動作
している必要があるが、定電流回路４の電源投入時の動
作は各電界効果トランジスタのゲート容量を主とする寄
生容量により、接点ａは電源端子側に、接点ｂは接地端
子側に近い電位（すなわち各電界効果トランジスタがオ
フした状態）から動作開始するため、定電流回路４が安
定動作状態となるまでに時間がかかり、このままでは使
用できない。
【００３７】そこで、接点ｃをゲートの入力とするＰチ
ャネル型電界効果トランジスタＴ５を電源端子１と接点
ｂの間に追加し定電流回路４がすばやく動作を開始する
ようにすることでパワーオン信号発生回路を実現してい
る。
ャネル型電界効果トランジスタＴ５を電源端子１と接点
ｂの間に追加し定電流回路４がすばやく動作を開始する
ようにすることでパワーオン信号発生回路を実現してい
る。
【００３８】次に、図１の実施例を図２に示す電圧／時
間の特性図を用いて説明する。
間の特性図を用いて説明する。
【００３９】図２のｔ０で、電源を投入し、ｔ３で電源
端子１が所定の電圧になって安定するものとすると、ｔ
０〜ｔ１までの動作は電源電圧が低く、全ての電界効果
トランジスタはオフ状態にあり、接点ｂ′の電位ｂ′は
コンデンサＣ１によって電源端子側に、接点ｃはコンデ
ンサＣ２によって接地端子側に近い電位となり、かる先
に述べたように接点ａ及び接点ｂの電位Ｖａ，Ｖｂは各
電界効果トランジスタのゲート容量を主とする寄生容量
によりＶａは電源端子側に、Ｖｂは接地端子側に近い電
位となる。
端子１が所定の電圧になって安定するものとすると、ｔ
０〜ｔ１までの動作は電源電圧が低く、全ての電界効果
トランジスタはオフ状態にあり、接点ｂ′の電位ｂ′は
コンデンサＣ１によって電源端子側に、接点ｃはコンデ
ンサＣ２によって接地端子側に近い電位となり、かる先
に述べたように接点ａ及び接点ｂの電位Ｖａ，Ｖｂは各
電界効果トランジスタのゲート容量を主とする寄生容量
によりＶａは電源端子側に、Ｖｂは接地端子側に近い電
位となる。
【００４０】次に、ｔ１〜ｔ２までの動作は、電源端子
の電位Ｖ１がＰチャネル型電界効果トランジスタのしき
い値電圧Ｖｔｐ以上となることにより、Ｐチャネル型電
界効果トランジスタＴ５がオンして接点ｂの電位Ｖｂが
電源端子側に引き上げられ、またＶｂの電位が高くなる
ことで、Ｎチャネル型電界効果トランジスタＴ６のゲー
ト電圧が高くなり、接点ａの電位Ｖａが接地端子側へ引
き下げられ、定電流回路４が動作を開始する。
の電位Ｖ１がＰチャネル型電界効果トランジスタのしき
い値電圧Ｖｔｐ以上となることにより、Ｐチャネル型電
界効果トランジスタＴ５がオンして接点ｂの電位Ｖｂが
電源端子側に引き上げられ、またＶｂの電位が高くなる
ことで、Ｎチャネル型電界効果トランジスタＴ６のゲー
ト電圧が高くなり、接点ａの電位Ｖａが接地端子側へ引
き下げられ、定電流回路４が動作を開始する。
【００４１】この時、Ｐチャネル型電界効果トランジス
タＴ５の電流駆動能力をＮチャネル型電界効果トランジ
スタＴ７に比べて小さく設定しておけば、接点ｂの電位
Ｖｂは必要以上に電源端子側へ引き上げられることはな
く、定電流回路４の特性への影響は小さい。
タＴ５の電流駆動能力をＮチャネル型電界効果トランジ
スタＴ７に比べて小さく設定しておけば、接点ｂの電位
Ｖｂは必要以上に電源端子側へ引き上げられることはな
く、定電流回路４の特性への影響は小さい。
【００４２】さらに、時間がｔ２以降になると、電源端
子の電位Ｖ１も上昇し、上記（１４）式を満足して接点
ｃの電位Ｖｃが「ハイ」レベルとなる。すなわち、接点
ｃの電位Ｖｃは電源投入時のｔ０からｔ２まで「ロー」
レベル，ｔ２以降が「ハイ」レベルとなり、この接点ｃ
の電位Ｖｃの変化を出力バッファＢ１を介して出力端子
３に出力し、Ｖｃが「ロー」レベルの期間をパワーオン
信号として利用する。また、Ｖｃが「ハイ」レベルにな
ることで、Ｐチャネル型電界効果トランジスタＴ５がオ
フし、定電流回路４は通常の上記（４），（５）式で表
される状態となる。
子の電位Ｖ１も上昇し、上記（１４）式を満足して接点
ｃの電位Ｖｃが「ハイ」レベルとなる。すなわち、接点
ｃの電位Ｖｃは電源投入時のｔ０からｔ２まで「ロー」
レベル，ｔ２以降が「ハイ」レベルとなり、この接点ｃ
の電位Ｖｃの変化を出力バッファＢ１を介して出力端子
３に出力し、Ｖｃが「ロー」レベルの期間をパワーオン
信号として利用する。また、Ｖｃが「ハイ」レベルにな
ることで、Ｐチャネル型電界効果トランジスタＴ５がオ
フし、定電流回路４は通常の上記（４），（５）式で表
される状態となる。
【００４３】ここで、図５の従来回路と図１の第１の実
施例の回路を用いて、簡単な設計例で説明する。
施例の回路を用いて、簡単な設計例で説明する。
【００４４】まず、条件として、｜Ｖｔｐ｜＝Ｖｔｎ＝
１（Ｖ），電源電圧Ｖ１＝５（Ｖ），消費電流＝１（μ
Ａ）以下とする。
１（Ｖ），電源電圧Ｖ１＝５（Ｖ），消費電流＝１（μ
Ａ）以下とする。
【００４５】図５に示す従来回路の全体に流れる消費電
流ＩＡは上記（３）式より、次の（１６）式となる。
流ＩＡは上記（３）式より、次の（１６）式となる。
【００４６】 ＩＡ＝ＩＲ２＋ＩＲ３ ＝｛（Ｖ１−｜Ｖｔｐ｜）／ｒ２｝＋（Ｖ１／ｒ３） ＝４（Ｖ）／ｒ２＋５（Ｖ）／ｒ３ …（１６） ＩＲ２，３を同じ電流で、消費電流＝１（μＡ）を実現
しようとすれば、ｒ２＝８（ＭΩ），ｒ３＝１０（Ｍ
Ω）となり、非常に大きな抵抗が必要である。
しようとすれば、ｒ２＝８（ＭΩ），ｒ３＝１０（Ｍ
Ω）となり、非常に大きな抵抗が必要である。
【００４７】次に、図１に示す一実施例の回路の全体に
流れる消費電流ＩＢは、定電流回路で得られる定電流と
それを受けるカレントミラー回路に流れる電流とによっ
て決まるため、 ＩＢ＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４ …（１７） と表される。ここで、図１に示す回路の条件を、Ｒ１の
抵抗値ｒ＝１（ＭΩ），Ｓ１＝Ｓ２＝Ｓ３，Ｓ７＝Ｓ
９，Ｓ６＝５×Ｓ７，ＫＴ／ｑ＝０．０２６（Ｖ），Ｓ
２・Ｓ６／Ｓ１・Ｓ７＝５として設計したとすれば、Ｉ
１は上記（５）式より、次の（１８）式となる。
流れる消費電流ＩＢは、定電流回路で得られる定電流と
それを受けるカレントミラー回路に流れる電流とによっ
て決まるため、 ＩＢ＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４ …（１７） と表される。ここで、図１に示す回路の条件を、Ｒ１の
抵抗値ｒ＝１（ＭΩ），Ｓ１＝Ｓ２＝Ｓ３，Ｓ７＝Ｓ
９，Ｓ６＝５×Ｓ７，ＫＴ／ｑ＝０．０２６（Ｖ），Ｓ
２・Ｓ６／Ｓ１・Ｓ７＝５として設計したとすれば、Ｉ
１は上記（５）式より、次の（１８）式となる。
【００４８】 Ｉ１＝（Ｋ・Ｔ／ｒ・ｑ）・１ｎ（Ｓ２・Ｓ６／Ｓ１・Ｓ７） ＝１／１（ＭΩ）・０．０２６・１ｎ５ ≒４２（ｎＡ） …（１８） さらに、Ｓ１＝Ｓ２＝Ｓ３，Ｓ７＝Ｓ９より、次の（１
９）式が得られる。
９）式が得られる。
【００４９】 Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４ …（１９） 従って、上記（１７），（１８），（１９）式より、次
の（２０）式となる。
の（２０）式となる。
【００５０】 ＩＢ＝４２（ｎＡ）×４＝１６８｛ｎＡ） …（２０） このように、消費電流も使用する抵抗の値も小さくでき
る。
る。
【００５１】以上のことから、従来回路に比べて容易に
低消費電流を実現でき、また抵抗値もかなり小さく設定
できるため、集積回路としたときの面積も小さくできる
という効果がある。
低消費電流を実現でき、また抵抗値もかなり小さく設定
できるため、集積回路としたときの面積も小さくできる
という効果がある。
【００５２】本発明の第２の実施例の図３の回路図を参
照すると、この実施例は、トランジスタＴ５のソースの
接続関係以外は、図１の共通しているので、同図と共通
の符号を付けるに留め、詳述しない。
照すると、この実施例は、トランジスタＴ５のソースの
接続関係以外は、図１の共通しているので、同図と共通
の符号を付けるに留め、詳述しない。
【００５３】この実施例は、図１のＰチャネル型電界効
果トランジスタＴ５のソースを接点ａに接続して、同様
の効果を得た回路である。
果トランジスタＴ５のソースを接点ａに接続して、同様
の効果を得た回路である。
【００５４】第２の実施例のパワーオン信号発生回路
は、第１の実施例の第五の電界効果トランジスタのソー
スと第一，第二，第三，第六の電界効果トランジスタの
共通接続点とを接続したことを特徴とする。
は、第１の実施例の第五の電界効果トランジスタのソー
スと第一，第二，第三，第六の電界効果トランジスタの
共通接続点とを接続したことを特徴とする。
【００５５】本発明の第３の実施例の図４の回路図を参
照すると、この実施例は、図１の電界効果トランジスタ
Ｔ５のかわりにＮチャネル型電解効果トランジスタＴ１
０があり、またバッファＢ１のかわりにインバータＢ２
があること以外は、図１と共通しているので、詳述しな
い。
照すると、この実施例は、図１の電界効果トランジスタ
Ｔ５のかわりにＮチャネル型電解効果トランジスタＴ１
０があり、またバッファＢ１のかわりにインバータＢ２
があること以外は、図１と共通しているので、詳述しな
い。
【００５６】図４では、図１のＰチャネル型電界効果ト
ランジスタＴ５のかわりに、Ｎチャネル型電界効果トラ
ンジスタＴ１０を備え、このトランジスタＴ１０のゲー
トに接点ｃの反転信号を入力し、ドレインを接点ｂに、
ソースを接地端子に接続して、同様の効果を得た回路で
ある。また、図４では、図１の出力バッファＢ１が、イ
ンバータＢ２になっている。
ランジスタＴ５のかわりに、Ｎチャネル型電界効果トラ
ンジスタＴ１０を備え、このトランジスタＴ１０のゲー
トに接点ｃの反転信号を入力し、ドレインを接点ｂに、
ソースを接地端子に接続して、同様の効果を得た回路で
ある。また、図４では、図１の出力バッファＢ１が、イ
ンバータＢ２になっている。
【００５７】第３の実施例のパワーオン信号発生回路
は、前記第１の実施例の第五の電界効果トランジスタを
第二導電型の電界効果トランジスタとし、ドレインと第
一，第二，第三，第六の電界効果トランジスタの共通接
続点とを接続し、第二導電型の第五の電界効果トランジ
スタのソースと第二の電源とを接続し、第二導電型の第
五の電界効果トランジスタのゲートと出力端子とを接続
し、請求項１記載の出力バッファをインバータとするこ
とを特徴とする。
は、前記第１の実施例の第五の電界効果トランジスタを
第二導電型の電界効果トランジスタとし、ドレインと第
一，第二，第三，第六の電界効果トランジスタの共通接
続点とを接続し、第二導電型の第五の電界効果トランジ
スタのソースと第二の電源とを接続し、第二導電型の第
五の電界効果トランジスタのゲートと出力端子とを接続
し、請求項１記載の出力バッファをインバータとするこ
とを特徴とする。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
定電流回路とその定電流回路がすばやく動作を開始する
とうに働く電界効果トランジスタと電圧検出回路とで構
成することにより、低消費電流のパワーオン信号発生回
路が実現できる。
定電流回路とその定電流回路がすばやく動作を開始する
とうに働く電界効果トランジスタと電圧検出回路とで構
成することにより、低消費電流のパワーオン信号発生回
路が実現できる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の実施零の電圧／時間を示す特性図であ
る。
る。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】従来のパワーオン信号発生回路を示す回路図で
ある。
ある。
【図６】図５に示す回路の電圧／時間を示す特性図であ
る。
る。
１ 電源端子（Ｖ１） ２ 接地端子 ３ 出力端子 ４ 定電流回路 ５ 電圧検出回路 ６ バイアス回路 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ１１ Ｐチャネル
型電界効果トランジスタ Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１２ Ｎチャネ
ル型電界効果トランジスタ Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｃ１，Ｃ２，Ｃ３，Ｃ４ コンデンサ Ｂ１ 出力バッファ Ｂ２，Ｂ３ 出力バッファ（インバータ）
型電界効果トランジスタ Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１２ Ｎチャネ
ル型電界効果トランジスタ Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｃ１，Ｃ２，Ｃ３，Ｃ４ コンデンサ Ｂ１ 出力バッファ Ｂ２，Ｂ３ 出力バッファ（インバータ）
Claims (2)
- 【請求項１】 電圧検出回路と定電流回路とを備えるパ
ワーオン信号発生回路において、前記定電流回路の動作
開始をはやめる手段を、前記電圧検出回路と前記定電流
回路との間に介したことを特徴とするパワーオン信号発
生回路。 - 【請求項２】 前記手段が、電界効果トランジスタであ
る請求項１記載のパワーオン信号発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191061A JP3037031B2 (ja) | 1993-08-02 | 1993-08-02 | パワーオン信号発生回路 |
| US08/281,366 US5528182A (en) | 1993-08-02 | 1994-07-27 | Power-on signal generating circuit operating with low-dissipation current |
| KR1019940018958A KR0162931B1 (ko) | 1993-08-02 | 1994-08-01 | 저 소비 전류로 동작하는 파워-온 신호 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191061A JP3037031B2 (ja) | 1993-08-02 | 1993-08-02 | パワーオン信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746106A true JPH0746106A (ja) | 1995-02-14 |
| JP3037031B2 JP3037031B2 (ja) | 2000-04-24 |
Family
ID=16268240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191061A Expired - Fee Related JP3037031B2 (ja) | 1993-08-02 | 1993-08-02 | パワーオン信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5528182A (ja) |
| JP (1) | JP3037031B2 (ja) |
| KR (1) | KR0162931B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439781B2 (en) | 2005-07-28 | 2008-10-21 | Fujitsu Limited | Power detection circuit for non-contact IC card or RFID tag |
| KR20150123716A (ko) * | 2014-04-25 | 2015-11-04 | 세이코 인스트루 가부시키가이샤 | 전원 전압 감시 회로, 및 그 전원 전압 감시 회로를 구비하는 전자 회로 |
| JP2023529041A (ja) * | 2020-01-14 | 2023-07-07 | テキサス インスツルメンツ インコーポレイテッド | 電圧管理装置 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744990A (en) * | 1995-11-08 | 1998-04-28 | Standard Microsystems Corporation | Enhanced power-on-reset/low voltage detection circuit |
| US5818271A (en) * | 1996-04-16 | 1998-10-06 | Exar Corporation | Power-up/interrupt delay timer |
| US5898327A (en) * | 1996-06-11 | 1999-04-27 | Rohm Co. Ltd. | Low-power reset signal generating circuit improved in voltage rising characteristic |
| US5781051A (en) * | 1996-07-26 | 1998-07-14 | Exel Microelectronics, Inc. | Power-up detector for low power systems |
| KR100228384B1 (ko) * | 1996-11-27 | 1999-11-01 | 정선종 | 집적회로 내장형 공급전원 지연회로 |
| JP3523593B2 (ja) * | 1998-03-30 | 2004-04-26 | マクロニクス インターナショナル カンパニー リミテッド | 改良型パワー・オン・リセット回路 |
| US6084446A (en) * | 1998-03-30 | 2000-07-04 | Macronix International Co., Ltd. | Power on reset circuit |
| US6181173B1 (en) * | 1998-10-01 | 2001-01-30 | Ericsson Inc. | Power-on reset circuit |
| JP3423282B2 (ja) * | 2000-10-18 | 2003-07-07 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
| US6472912B1 (en) * | 2001-01-04 | 2002-10-29 | National Semiconductor Corporation | Device for power supply detection and power on reset |
| US6859762B2 (en) * | 2001-07-03 | 2005-02-22 | Mitutoyo Corporation | Low voltage low power signal processing system and method for high accuracy processing of differential signal inputs from a low power measuring instrument |
| US6747500B2 (en) * | 2001-10-19 | 2004-06-08 | Mitutoyo Corporation | Compact delay circuit for CMOS integrated circuits used in low voltage low power devices |
| JP4047689B2 (ja) * | 2002-10-03 | 2008-02-13 | 沖電気工業株式会社 | パワーオンリセット回路 |
| EP1492234A3 (en) * | 2003-06-26 | 2006-03-15 | STMicroelectronics Pvt. Ltd | Power on reset circuit |
| US7126391B1 (en) | 2003-07-16 | 2006-10-24 | Cypress Semiconductor Corporation | Power on reset circuits |
| US7078944B1 (en) * | 2003-07-16 | 2006-07-18 | Cypress Semiconductor Corporation | Power on reset circuit |
| JP4172378B2 (ja) * | 2003-11-14 | 2008-10-29 | 沖電気工業株式会社 | パワーオンリセット回路 |
| KR100550795B1 (ko) * | 2003-11-25 | 2006-02-08 | 주식회사 하이닉스반도체 | 파워 업 회로 |
| US7339410B1 (en) * | 2003-12-15 | 2008-03-04 | National Semiconductor Corporation | Method and system for providing startup delay |
| JP2006121448A (ja) * | 2004-10-22 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 電流源回路 |
| FR2879375B1 (fr) * | 2004-12-15 | 2007-06-22 | Atmel Nantes Sa Sa | Dispositif de reinitialisation d'un circuit integre a partir d'une detection d'une chute d'une tension d'alimentation, et circuit electronique correspondant |
| US7755419B2 (en) | 2006-01-17 | 2010-07-13 | Cypress Semiconductor Corporation | Low power beta multiplier start-up circuit and method |
| US7830200B2 (en) * | 2006-01-17 | 2010-11-09 | Cypress Semiconductor Corporation | High voltage tolerant bias circuit with low voltage transistors |
| JP2009526461A (ja) * | 2006-02-09 | 2009-07-16 | エヌエックスピー ビー ヴィ | 電圧供給源のパワーダウン状態を検出するための回路装置及び方法 |
| US7265595B1 (en) | 2006-03-03 | 2007-09-04 | Cypress Semiconductor Corporation | Stochastic reset circuit |
| US20080106308A1 (en) * | 2006-10-19 | 2008-05-08 | Avid Electronics Corp. | Power-on reset circuit |
| TW200903213A (en) * | 2007-07-02 | 2009-01-16 | Beyond Innovation Tech Co Ltd | Bias supply, start-up circuit, and start-up method for bias circuit |
| DE102007048455B4 (de) * | 2007-10-10 | 2011-06-22 | Texas Instruments Deutschland GmbH, 85356 | Rücksetzen beim Einschalten |
| US8076959B2 (en) * | 2009-10-28 | 2011-12-13 | O2 Micro, Inc | Circuits and methods for voltage detection |
| JP2011118532A (ja) * | 2009-12-01 | 2011-06-16 | Seiko Instruments Inc | 定電流回路 |
| KR101097468B1 (ko) * | 2009-12-24 | 2011-12-23 | 주식회사 하이닉스반도체 | 반도체 집적회로의 파워업 신호 발생회로 |
| JP2012252508A (ja) * | 2011-06-02 | 2012-12-20 | Lapis Semiconductor Co Ltd | 半導体集積回路 |
| US9407254B1 (en) * | 2014-10-15 | 2016-08-02 | Xilinx, Inc. | Power on-reset with built-in hysteresis |
| CN104601151A (zh) * | 2015-01-09 | 2015-05-06 | 昆腾微电子股份有限公司 | 通断电检测复位电路 |
| CN110297514B (zh) * | 2018-03-22 | 2020-12-01 | 华邦电子股份有限公司 | 电源开启重置电路 |
| FR3096466B1 (fr) * | 2019-05-20 | 2021-10-22 | St Microelectronics Rousset | Dispositif comprenant un circuit de démarrage |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0169583B2 (en) * | 1984-07-27 | 1995-06-14 | Omron Tateisi Electronics Co. | Power-on reset circuit for contactless switch |
| GB8518692D0 (en) * | 1985-07-24 | 1985-08-29 | Gen Electric Co Plc | Power-on reset circuit arrangements |
| US4697097A (en) * | 1986-04-12 | 1987-09-29 | Motorola, Inc. | CMOS power-on detection circuit |
| JPH03236624A (ja) * | 1990-02-13 | 1991-10-22 | Nec Corp | パワーオンリセット信号発生回路 |
| JPH03249817A (ja) * | 1990-02-27 | 1991-11-07 | Nec Corp | パワーオン信号発生回路 |
| JPH03284122A (ja) * | 1990-03-28 | 1991-12-13 | Mitsumi Electric Co Ltd | 電源電圧監視回路 |
| US5155384A (en) * | 1991-05-10 | 1992-10-13 | Samsung Semiconductor, Inc. | Bias start-up circuit |
| KR940004026Y1 (ko) * | 1991-05-13 | 1994-06-17 | 금성일렉트론 주식회사 | 바이어스의 스타트업회로 |
-
1993
- 1993-08-02 JP JP5191061A patent/JP3037031B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-27 US US08/281,366 patent/US5528182A/en not_active Expired - Fee Related
- 1994-08-01 KR KR1019940018958A patent/KR0162931B1/ko not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439781B2 (en) | 2005-07-28 | 2008-10-21 | Fujitsu Limited | Power detection circuit for non-contact IC card or RFID tag |
| KR20150123716A (ko) * | 2014-04-25 | 2015-11-04 | 세이코 인스트루 가부시키가이샤 | 전원 전압 감시 회로, 및 그 전원 전압 감시 회로를 구비하는 전자 회로 |
| JP2023529041A (ja) * | 2020-01-14 | 2023-07-07 | テキサス インスツルメンツ インコーポレイテッド | 電圧管理装置 |
| JP2025094279A (ja) * | 2020-01-14 | 2025-06-24 | テキサス インスツルメンツ インコーポレイテッド | 電圧管理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007292A (ko) | 1995-03-21 |
| US5528182A (en) | 1996-06-18 |
| KR0162931B1 (ko) | 1999-03-20 |
| JP3037031B2 (ja) | 2000-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3037031B2 (ja) | パワーオン信号発生回路 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JP3927953B2 (ja) | 振幅変換回路 | |
| JPH0581900A (ja) | 半導体メモリー装置のストレスモード感知装置 | |
| JPH08213886A (ja) | 遅延回路 | |
| US4818897A (en) | Fast one way amplifier stage | |
| JPH0677804A (ja) | 出力回路 | |
| JP3386661B2 (ja) | 出力バッファ | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JPH03249817A (ja) | パワーオン信号発生回路 | |
| JP2891832B2 (ja) | Ｌｃｄドライバー回路 | |
| JP2544796B2 (ja) | 半導体集積回路装置の入力回路 | |
| JPH03230617A (ja) | 半導体集積回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JP2585128Y2 (ja) | 半導体集積回路 | |
| JP2735835B2 (ja) | 論理集積回路の電源投入リセット回路装置 | |
| JPH0613866A (ja) | パワーオンリセット回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH0263219A (ja) | チャージポンプ回路 | |
| JPH0581088B2 (ja) | ||
| JPH0348519A (ja) | パワーオンリセット回路 | |
| JPS6048934B2 (ja) | 半導体レベル増幅回路 | |
| JPH08335870A (ja) | Ｃｍｏｓ論理回路 | |
| JPH0231896B2 (ja) | ||
| JPH02277314A (ja) | Ｍｏｓ出力回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000208 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |