JPH0746111A - 半導体リレー - Google Patents
半導体リレーInfo
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- JPH0746111A JPH0746111A JP19042693A JP19042693A JPH0746111A JP H0746111 A JPH0746111 A JP H0746111A JP 19042693 A JP19042693 A JP 19042693A JP 19042693 A JP19042693 A JP 19042693A JP H0746111 A JPH0746111 A JP H0746111A
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- 230000003071 parasitic effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 入力電圧を大きくしても入力消費電力を変え
ずに所定の動作時間を確保する。 【構成】 入力側の信号に応答して発光する発光素子1
と、発光素子1 からの光を受けて光起電力を発生する光
電素子2 と、光電素子2 の光起電力により駆動され出力
側を開閉制御するＭＯＳＦＥＴ3 と、を備えてなるもの
であって、ゲートG ・ソースS 間に抵抗器R1を接続した
デプレッション型ＭＯＳＦＥＴ4 が発光素子1 に直列接
続されている。従って入力電圧Eiの印加と同時に入力電
流IiはＯＮ状態のデプレッション型ＭＯＳＦＥＴ4 から
奇生容量C への大きな充電電流が発光素子1 に流れて動
作時間を確保し、その後抵抗器R1で決まる小さな値で一
定となり、かつこの一定入力電流はデプレッション型Ｍ
ＯＳＦＥＴ4 の特性により、入力電圧Eiを大きくしても
変化しないので、入力消費電力は大きくならない。
ずに所定の動作時間を確保する。 【構成】 入力側の信号に応答して発光する発光素子1
と、発光素子1 からの光を受けて光起電力を発生する光
電素子2 と、光電素子2 の光起電力により駆動され出力
側を開閉制御するＭＯＳＦＥＴ3 と、を備えてなるもの
であって、ゲートG ・ソースS 間に抵抗器R1を接続した
デプレッション型ＭＯＳＦＥＴ4 が発光素子1 に直列接
続されている。従って入力電圧Eiの印加と同時に入力電
流IiはＯＮ状態のデプレッション型ＭＯＳＦＥＴ4 から
奇生容量C への大きな充電電流が発光素子1 に流れて動
作時間を確保し、その後抵抗器R1で決まる小さな値で一
定となり、かつこの一定入力電流はデプレッション型Ｍ
ＯＳＦＥＴ4 の特性により、入力電圧Eiを大きくしても
変化しないので、入力消費電力は大きくならない。
Description
【０００１】
【産業上の利用分野】本発明は、光学分離を用いた半導
体リレーに関する。
体リレーに関する。
【０００２】
【従来の技術】従来、この種の半導体リレーとして、図
６に示す構成のものが存在する。このものは、入力側の
信号に応答して発光する発光素子1 と、発光素子1 から
の光を受けて光起電力を発生する光電素子2 と、光電素
子2 の光起電力により駆動され出力側を開閉制御するＭ
ＯＳＦＥＴ3 と、を備えている。
６に示す構成のものが存在する。このものは、入力側の
信号に応答して発光する発光素子1 と、発光素子1 から
の光を受けて光起電力を発生する光電素子2 と、光電素
子2 の光起電力により駆動され出力側を開閉制御するＭ
ＯＳＦＥＴ3 と、を備えている。
【０００３】さらに詳しくは、図７に示す入力電圧Eiが
入力抵抗Riを介して発光素子1 に印加されると、図７に
示す入力電流Iiが発光素子1 に流れることによって発光
素子1 が発光し、その光を受けた光電素子2 が光起電力
を発生し、その光起電力によりゲート電圧を高められた
ＭＯＳＦＥＴ3 がＯＮ状態になり、出力負荷 R0 に出力
電源E0が供給される。このときのＭＯＳＦＥＴ3 は入力
電圧Eiが印加された時点と同時ではなく時間的に遅れて
ＯＮ状態になる。すなわち、ＭＯＳＦＥＴ3 の出力電圧
は、図７に示すように、ＯＦＦ状態ではE0であったの
が、入力電流Iiの流れ始めた時点よりも遅れて略零にな
り、この遅れ時間がいわゆる動作時間T である。そし
て、この動作時間T は、図８に示すように、入力電流Ii
が小さくなるにつれて長くなる。
入力抵抗Riを介して発光素子1 に印加されると、図７に
示す入力電流Iiが発光素子1 に流れることによって発光
素子1 が発光し、その光を受けた光電素子2 が光起電力
を発生し、その光起電力によりゲート電圧を高められた
ＭＯＳＦＥＴ3 がＯＮ状態になり、出力負荷 R0 に出力
電源E0が供給される。このときのＭＯＳＦＥＴ3 は入力
電圧Eiが印加された時点と同時ではなく時間的に遅れて
ＯＮ状態になる。すなわち、ＭＯＳＦＥＴ3 の出力電圧
は、図７に示すように、ＯＦＦ状態ではE0であったの
が、入力電流Iiの流れ始めた時点よりも遅れて略零にな
り、この遅れ時間がいわゆる動作時間T である。そし
て、この動作時間T は、図８に示すように、入力電流Ii
が小さくなるにつれて長くなる。
【０００４】
【発明が解決しようとする課題】上記した従来の半導体
リレーにあっては、動作時間T は入力電流Iiが小さくな
るにつれて長くなるから、これを所定の動作時間T0より
も短くするためには、入力電圧Eiが最小値Ei0 のときに
入力電流Iiを一定値Ii0 以上にしなければならない。
リレーにあっては、動作時間T は入力電流Iiが小さくな
るにつれて長くなるから、これを所定の動作時間T0より
も短くするためには、入力電圧Eiが最小値Ei0 のときに
入力電流Iiを一定値Ii0 以上にしなければならない。
【０００５】ところが、入力電圧Eiが最小値Ei0 よりも
大きく例えば２Ei0 になったとき、入力電流Iiは２Ii0
となって動作時間T はT0よりも短くなるが、入力抵抗Ri
は一定のため入力消費電力は４倍になって発熱が問題と
なる。逆に、発熱を抑えるためには、入力電圧Eiの値に
よって入力抵抗Riを可変にする必要がある。
大きく例えば２Ei0 になったとき、入力電流Iiは２Ii0
となって動作時間T はT0よりも短くなるが、入力抵抗Ri
は一定のため入力消費電力は４倍になって発熱が問題と
なる。逆に、発熱を抑えるためには、入力電圧Eiの値に
よって入力抵抗Riを可変にする必要がある。
【０００６】本発明は、上記事由に鑑みてなしたもの
で、その目的とするところは、入力電圧を大きくしても
入力消費電力を変えずに所定の動作時間を確保すること
ができる半導体リレーを提供することにある。
で、その目的とするところは、入力電圧を大きくしても
入力消費電力を変えずに所定の動作時間を確保すること
ができる半導体リレーを提供することにある。
【０００７】
【課題を解決するための手段】上記した課題を解決する
ために、本発明の半導体リレーは、入力側の信号に応答
して発光する発光素子と、発光素子からの光を受けて光
起電力を発生する光電素子と、光電素子の光起電力によ
り駆動され出力側を開閉制御するＭＯＳＦＥＴと、を備
えてなる半導体リレーにおいて、ゲート・ソース間に抵
抗器を接続したデプレッション型ＭＯＳＦＥＴが発光素
子に直列接続されてなる構成になっている。
ために、本発明の半導体リレーは、入力側の信号に応答
して発光する発光素子と、発光素子からの光を受けて光
起電力を発生する光電素子と、光電素子の光起電力によ
り駆動され出力側を開閉制御するＭＯＳＦＥＴと、を備
えてなる半導体リレーにおいて、ゲート・ソース間に抵
抗器を接続したデプレッション型ＭＯＳＦＥＴが発光素
子に直列接続されてなる構成になっている。
【０００８】
【作用】本発明の半導体リレーによれば、発光素子に直
列接続されたデプレッション型ＭＯＳＦＥＴは、ゲート
・ソース間に抵抗器と共にその間に存在するいわゆる奇
生容量を並列接続した状態にあるから、入力電圧の印加
と同時に入力電流はＯＮ状態にあるデプレッション型Ｍ
ＯＳＦＥＴから奇生容量への大きな充電電流として発光
素子に流れて所定の動作時間を確保するとともに、その
後に奇生容量間つまりデプレッション型ＭＯＳＦＥＴの
ゲート・ソース間電圧は接続した抵抗器で決まる所定値
まで小さくなって入力電流も前記充電電流よりも小さな
値で一定となり、しかもこの一定入力電流はデプレッシ
ョン型ＭＯＳＦＥＴの特性により、入力電圧を大きくし
ても変化しないので、入力消費電力は大きくならない。
列接続されたデプレッション型ＭＯＳＦＥＴは、ゲート
・ソース間に抵抗器と共にその間に存在するいわゆる奇
生容量を並列接続した状態にあるから、入力電圧の印加
と同時に入力電流はＯＮ状態にあるデプレッション型Ｍ
ＯＳＦＥＴから奇生容量への大きな充電電流として発光
素子に流れて所定の動作時間を確保するとともに、その
後に奇生容量間つまりデプレッション型ＭＯＳＦＥＴの
ゲート・ソース間電圧は接続した抵抗器で決まる所定値
まで小さくなって入力電流も前記充電電流よりも小さな
値で一定となり、しかもこの一定入力電流はデプレッシ
ョン型ＭＯＳＦＥＴの特性により、入力電圧を大きくし
ても変化しないので、入力消費電力は大きくならない。
【０００９】
【実施例】本発明の一実施例を図１乃至図５に基づいて
以下に説明する。なお、従来例と実質的に機能が同一の
部材には同一の符号を付す。
以下に説明する。なお、従来例と実質的に機能が同一の
部材には同一の符号を付す。
【００１０】その回路構成は、図１に示すように、入力
端T1,T2 間には、発光素子1 と入力抵抗Riとの直列回路
に、さらにゲートG ・ソースS に抵抗器R1を接続したデ
プレッション型ＭＯＳＦＥＴ4 が直列接続されている。
このゲートG ・ソースS 間には、破線で示すように、Ｍ
ＯＳＦＥＴ4 に存在するいわゆる奇生容量C が実質的に
並列接続された状態にある。また出力端T3,T4 間には、
発光素子1 からの光を受けて光起電力を発生する光電素
子2 と、光電素子2 の光起電力により駆動され出力側を
開閉制御するＭＯＳＦＥＴ3 と、が接続されている。
端T1,T2 間には、発光素子1 と入力抵抗Riとの直列回路
に、さらにゲートG ・ソースS に抵抗器R1を接続したデ
プレッション型ＭＯＳＦＥＴ4 が直列接続されている。
このゲートG ・ソースS 間には、破線で示すように、Ｍ
ＯＳＦＥＴ4 に存在するいわゆる奇生容量C が実質的に
並列接続された状態にある。また出力端T3,T4 間には、
発光素子1 からの光を受けて光起電力を発生する光電素
子2 と、光電素子2 の光起電力により駆動され出力側を
開閉制御するＭＯＳＦＥＴ3 と、が接続されている。
【００１１】上記した入力端T1,T2 間の回路構成の具体
的な構造は、図１に二点鎖線で示すように、ＭＯＳＦＥ
Ｔ4 と入力抵抗Riと抵抗器R1とからなるＩＣ5 及び発光
素子1 を、図２に示すように、入力端T1,T2 の各端子先
端部に電気的に固定し、その間を金線6 で接続したもの
となっている。
的な構造は、図１に二点鎖線で示すように、ＭＯＳＦＥ
Ｔ4 と入力抵抗Riと抵抗器R1とからなるＩＣ5 及び発光
素子1 を、図２に示すように、入力端T1,T2 の各端子先
端部に電気的に固定し、その間を金線6 で接続したもの
となっている。
【００１２】ところで、デプレッション型ＭＯＳＦＥＴ
4 は、ドレイン・ソース間電圧ＶDSに対するドレイン電
流ＩD の特性が図４に示すようになっており、ゲート・
ソース間電圧ＶGS=0から−ＶGS1 及び−ＶGS2 と減少す
るにつれてＩD は小さくなり、しきい値電圧−ＶGS3 に
なるとＩD は流れなくなる。ここで、ＶGS= −ＶGS2の
ときのＩD をI2として、ゲート・ソース間の抵抗器R1を
I2・R1= −ＶGS2 となるよう選定してあり、このときＶ
DSを大きくしてもＩD = I2であって一定の値となる。
4 は、ドレイン・ソース間電圧ＶDSに対するドレイン電
流ＩD の特性が図４に示すようになっており、ゲート・
ソース間電圧ＶGS=0から−ＶGS1 及び−ＶGS2 と減少す
るにつれてＩD は小さくなり、しきい値電圧−ＶGS3 に
なるとＩD は流れなくなる。ここで、ＶGS= −ＶGS2の
ときのＩD をI2として、ゲート・ソース間の抵抗器R1を
I2・R1= −ＶGS2 となるよう選定してあり、このときＶ
DSを大きくしてもＩD = I2であって一定の値となる。
【００１３】次に動作を説明する。図３に示すように、
入力電圧Eiが入力端T1,T2 間に印加されると、デプレッ
ション型ＭＯＳＦＥＴ4 は常閉つまりＯＮ状態にあるか
ら、入力電流IiはドレインD ・ソースS 間を通ってゲー
トG ・ソースS 間に接続されている奇生容量C への大き
な充電電流としてI1が流れる。その後、奇生容量C 間つ
まりＭＯＳＦＥＴ4 のゲート・ソース間電圧ＶGSは接続
した抵抗器R1で決まる所定値つまり−ＶGS2 まで小さく
なって安定することによって、入力電流Iiも上記したよ
うにI2（ドレイン電流でもある）で安定して定常電流と
なる。ここで、入力電圧Eiを大きくしてＶDSを大きくし
た場合、印加と同時に流れる入力電流I1は大きくなる
が、その後の定常電流I2は、図３に示すように一定とな
り、入力抵抗Riにおける入力消費電力は大きくならな
い。
入力電圧Eiが入力端T1,T2 間に印加されると、デプレッ
ション型ＭＯＳＦＥＴ4 は常閉つまりＯＮ状態にあるか
ら、入力電流IiはドレインD ・ソースS 間を通ってゲー
トG ・ソースS 間に接続されている奇生容量C への大き
な充電電流としてI1が流れる。その後、奇生容量C 間つ
まりＭＯＳＦＥＴ4 のゲート・ソース間電圧ＶGSは接続
した抵抗器R1で決まる所定値つまり−ＶGS2 まで小さく
なって安定することによって、入力電流Iiも上記したよ
うにI2（ドレイン電流でもある）で安定して定常電流と
なる。ここで、入力電圧Eiを大きくしてＶDSを大きくし
た場合、印加と同時に流れる入力電流I1は大きくなる
が、その後の定常電流I2は、図３に示すように一定とな
り、入力抵抗Riにおける入力消費電力は大きくならな
い。
【００１４】このようにして、図３に示す入力電流が発
光素子1 に流れると、発光素子1 が発光し、その光を受
けた光電素子2 が光起電力を発生し、その光起電力によ
りゲート電圧を高められたＭＯＳＦＥＴ3 が駆動されて
ＯＮ状態になって、出力負荷R0 に出力電源E0が供給さ
れる。上記した定常電流I2は光電素子2 でＭＯＳＦＥＴ
3 を駆動できる最小の電流値にしておけばよい。このと
きのＭＯＳＦＥＴ3 は入力電圧Eiが印加された時点と同
時ではなく時間的に遅れてＯＮ状態になる。すなわち、
ＭＯＳＦＥＴ3 の出力電圧は、図３に示すように、ＯＦ
Ｆ状態ではE0であって、入力電流Iiの流れ始めた時点よ
りも遅れて略零になり、この遅れ時間がいわゆる動作時
間T である。そして、この動作時間T は、従来例でも述
べたように、入力電流Iiが小さくなるにつれて長くなる
から、これを所定の動作時間T0よりも短くするために
は、入力電圧Eiが最小値のときに入力電流Iiを一定値以
上にしなければならないが、本実施例では入力電圧Eiの
印加と同時に流れる入力電流I1は大きいので、定常電流
I2とは無関係に所定の動作時間T0よりも短くするのは容
易である。
光素子1 に流れると、発光素子1 が発光し、その光を受
けた光電素子2 が光起電力を発生し、その光起電力によ
りゲート電圧を高められたＭＯＳＦＥＴ3 が駆動されて
ＯＮ状態になって、出力負荷R0 に出力電源E0が供給さ
れる。上記した定常電流I2は光電素子2 でＭＯＳＦＥＴ
3 を駆動できる最小の電流値にしておけばよい。このと
きのＭＯＳＦＥＴ3 は入力電圧Eiが印加された時点と同
時ではなく時間的に遅れてＯＮ状態になる。すなわち、
ＭＯＳＦＥＴ3 の出力電圧は、図３に示すように、ＯＦ
Ｆ状態ではE0であって、入力電流Iiの流れ始めた時点よ
りも遅れて略零になり、この遅れ時間がいわゆる動作時
間T である。そして、この動作時間T は、従来例でも述
べたように、入力電流Iiが小さくなるにつれて長くなる
から、これを所定の動作時間T0よりも短くするために
は、入力電圧Eiが最小値のときに入力電流Iiを一定値以
上にしなければならないが、本実施例では入力電圧Eiの
印加と同時に流れる入力電流I1は大きいので、定常電流
I2とは無関係に所定の動作時間T0よりも短くするのは容
易である。
【００１５】なお、本実施例では、ＭＯＳＦＥＴ3 は、
駆動されてＯＮ状態になる、いわゆるエンハンスメント
型のものを用いているが、駆動されてＯＦＦ状態にな
る、いわゆるデプレッション型のものを用いても、勿論
よい。
駆動されてＯＮ状態になる、いわゆるエンハンスメント
型のものを用いているが、駆動されてＯＦＦ状態にな
る、いわゆるデプレッション型のものを用いても、勿論
よい。
【００１６】
【発明の効果】本発明の半導体リレーは、発光素子に直
列接続されたデプレッション型ＭＯＳＦＥＴは、ゲート
・ソース間に抵抗器と共にその間に存在するいわゆる奇
生容量を並列接続した状態にあるから、入力電圧の印加
と同時に入力電流はＯＮ状態にあるデプレッション型Ｍ
ＯＳＦＥＴから奇生容量への大きな充電電流として発光
素子に流れて所定の動作時間を確保するとともに、その
後に奇生容量間つまりデプレッション型ＭＯＳＦＥＴの
ゲート・ソース間電圧は接続した抵抗器で決まる所定値
まで小さくなって入力電流も前記充電電流よりも小さな
値で一定となり、しかもこの一定入力電流はデプレッシ
ョン型ＭＯＳＦＥＴの特性により、入力電圧を大きくし
ても変化しないので、入力消費電力は大きくならない。
列接続されたデプレッション型ＭＯＳＦＥＴは、ゲート
・ソース間に抵抗器と共にその間に存在するいわゆる奇
生容量を並列接続した状態にあるから、入力電圧の印加
と同時に入力電流はＯＮ状態にあるデプレッション型Ｍ
ＯＳＦＥＴから奇生容量への大きな充電電流として発光
素子に流れて所定の動作時間を確保するとともに、その
後に奇生容量間つまりデプレッション型ＭＯＳＦＥＴの
ゲート・ソース間電圧は接続した抵抗器で決まる所定値
まで小さくなって入力電流も前記充電電流よりも小さな
値で一定となり、しかもこの一定入力電流はデプレッシ
ョン型ＭＯＳＦＥＴの特性により、入力電圧を大きくし
ても変化しないので、入力消費電力は大きくならない。
【図１】本発明の一実施例を示す回路構成図である。
【図２】同上の入力端間の回路構成の具体的な構造を示
す図である。
す図である。
【図３】同上の各特性のタイムチャートを示す図であ
る。
る。
【図４】同上のデプレッション型ＭＯＳＦＥＴのドレイ
ン・ソース間電圧に対するドレイン電流の特性図であ
る。
ン・ソース間電圧に対するドレイン電流の特性図であ
る。
【図５】同上の入力電圧に対する入力電流の特性図であ
る。
る。
【図６】従来例を示す回路構成図である。
【図７】同上の各特性のタイムチャートを示す図であ
る。
る。
【図８】同上の入力電流に対する動作時間の特性図であ
る。
る。
1 発光素子 2 光電素子 3 ＭＯＳＦＥＴ 4 デプレッション型ＭＯＳＦＥＴ R1 抵抗器
Claims (1)
- 【請求項１】 入力側の信号に応答して発光する発光素
子と、発光素子からの光を受けて光起電力を発生する光
電素子と、光電素子の光起電力により駆動され出力側を
開閉制御するＭＯＳＦＥＴと、を備えてなる半導体リレ
ーにおいて、 ゲート・ソース間に抵抗器を接続したデプレッション型
ＭＯＳＦＥＴが発光素子に直列接続されてなることを特
徴とする半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19042693A JPH0746111A (ja) | 1993-07-30 | 1993-07-30 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19042693A JPH0746111A (ja) | 1993-07-30 | 1993-07-30 | 半導体リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746111A true JPH0746111A (ja) | 1995-02-14 |
Family
ID=16257936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19042693A Withdrawn JPH0746111A (ja) | 1993-07-30 | 1993-07-30 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010030656A1 (de) * | 2010-06-29 | 2011-12-29 | Siemens Aktiengesellschaft | Schaltungsanordnung für einen Digitaleingang |
-
1993
- 1993-07-30 JP JP19042693A patent/JPH0746111A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010030656A1 (de) * | 2010-06-29 | 2011-12-29 | Siemens Aktiengesellschaft | Schaltungsanordnung für einen Digitaleingang |
| WO2012000708A1 (de) | 2010-06-29 | 2012-01-05 | Siemens Aktiengesellschaft | Schaltungsanordnung für einen digitaleingang |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |