JPH09261027A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH09261027A JPH09261027A JP8070666A JP7066696A JPH09261027A JP H09261027 A JPH09261027 A JP H09261027A JP 8070666 A JP8070666 A JP 8070666A JP 7066696 A JP7066696 A JP 7066696A JP H09261027 A JPH09261027 A JP H09261027A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000007599 discharging Methods 0.000 claims abstract description 5
- 230000003287 optical effect Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】光結合方式を用いて入出力間を絶縁した半導体
リレー回路において、Ａ接点、Ｂ接点回路の一方がオン
される前に他方がオフされる、ＢＢＭ動作を可能とす
る。 【解決手段】Ａ接点、Ｂ接点の両回路においてオンのタ
イミングを遅らせて、オフのタイミングは遅らせないよ
うに、Ａ接点回路では出力用エンハンスメント型ＭＯＳ
ＦＥＴ３ｃ，３ｄのゲート・ソース間容量の充電経路に
抵抗７ｂを挿入し、Ｂ接点回路では出力用デプレッショ
ン型ＭＯＳＦＥＴ３ａ，３ｂのゲート・ソース間容量の
放電経路に抵抗７ａを挿入する。
リレー回路において、Ａ接点、Ｂ接点回路の一方がオン
される前に他方がオフされる、ＢＢＭ動作を可能とす
る。 【解決手段】Ａ接点、Ｂ接点の両回路においてオンのタ
イミングを遅らせて、オフのタイミングは遅らせないよ
うに、Ａ接点回路では出力用エンハンスメント型ＭＯＳ
ＦＥＴ３ｃ，３ｄのゲート・ソース間容量の充電経路に
抵抗７ｂを挿入し、Ｂ接点回路では出力用デプレッショ
ン型ＭＯＳＦＥＴ３ａ，３ｂのゲート・ソース間容量の
放電経路に抵抗７ａを挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は、光結合方式を用い
て入出力間を絶縁した半導体リレー回路に関するもので
ある。
て入出力間を絶縁した半導体リレー回路に関するもので
ある。
【０００２】
【従来の技術】図６は従来の半導体リレー回路を示して
いる。この回路にあっては、入力端子Ｉ１，Ｉ２間に接
続されたＬＥＤのような発光素子１が発生する光信号
を、光起電力ダイオードアレイ２，２’が受光して光起
電力を発生し、この光起電力を出力用ＭＯＳＦＥＴ３
ａ，３ｂ，３ｃ，３ｄのゲート・ソース間に印加するも
のである。出力用ＭＯＳＦＥＴ３ａ，３ｂはＮチャンネ
ルのデプレッション型のＭＯＳＦＥＴ、また、３ｃ，３
ｄはＮチャンネルのエンハンスメント型のＭＯＳＦＥＴ
よりなり、各々のドレインは出力端子Ｏ１，Ｏ２，Ｏ
３，Ｏ４にそれぞれ接続されている。このように、デプ
レッション型のＭＯＳＦＥＴを用いた回路とエンハンス
メント型のＭＯＳＦＥＴを用いた回路を組み合わせるこ
とにより、Ｃ接点リレー回路を、また各々２個の出力用
ＭＯＳＦＥＴ３ａ，３ｂ及び３ｃ，３ｄを出力端子Ｏ
１，Ｏ２間、Ｏ３，Ｏ４間にソースを共通に逆直列に接
続することにより、ＡＣ／ＤＣ兼用のリレー回路を実現
できる。
いる。この回路にあっては、入力端子Ｉ１，Ｉ２間に接
続されたＬＥＤのような発光素子１が発生する光信号
を、光起電力ダイオードアレイ２，２’が受光して光起
電力を発生し、この光起電力を出力用ＭＯＳＦＥＴ３
ａ，３ｂ，３ｃ，３ｄのゲート・ソース間に印加するも
のである。出力用ＭＯＳＦＥＴ３ａ，３ｂはＮチャンネ
ルのデプレッション型のＭＯＳＦＥＴ、また、３ｃ，３
ｄはＮチャンネルのエンハンスメント型のＭＯＳＦＥＴ
よりなり、各々のドレインは出力端子Ｏ１，Ｏ２，Ｏ
３，Ｏ４にそれぞれ接続されている。このように、デプ
レッション型のＭＯＳＦＥＴを用いた回路とエンハンス
メント型のＭＯＳＦＥＴを用いた回路を組み合わせるこ
とにより、Ｃ接点リレー回路を、また各々２個の出力用
ＭＯＳＦＥＴ３ａ，３ｂ及び３ｃ，３ｄを出力端子Ｏ
１，Ｏ２間、Ｏ３，Ｏ４間にソースを共通に逆直列に接
続することにより、ＡＣ／ＤＣ兼用のリレー回路を実現
できる。
【０００３】光起電力ダイオードアレイ２の光起電力
は、抵抗５，５’を介して出力用ＭＯＳＦＥＴ３ａ，３
ｂ，３ｃ，３ｄのゲート・ソース間に印加される。出力
用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄのゲートには、
デプレッション型のＭＯＳＦＥＴ（あるいはＪＦＥＴま
たはＳＩＴ）よりなる制御用トランジスタ４，４’のド
レインが、同じく出力用ＭＯＳＦＥＴ３ａ，３ｂ，３
ｃ，３ｄのソースには、制御用トランジスタ４，４’の
ソースが接続されている。また、この制御用トランジス
タ４，４’のゲート及びソースは、図示したようにバイ
アス用の抵抗５，５’の両端に接続されている。
は、抵抗５，５’を介して出力用ＭＯＳＦＥＴ３ａ，３
ｂ，３ｃ，３ｄのゲート・ソース間に印加される。出力
用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄのゲートには、
デプレッション型のＭＯＳＦＥＴ（あるいはＪＦＥＴま
たはＳＩＴ）よりなる制御用トランジスタ４，４’のド
レインが、同じく出力用ＭＯＳＦＥＴ３ａ，３ｂ，３
ｃ，３ｄのソースには、制御用トランジスタ４，４’の
ソースが接続されている。また、この制御用トランジス
タ４，４’のゲート及びソースは、図示したようにバイ
アス用の抵抗５，５’の両端に接続されている。
【０００４】発光素子１に入力信号が印加されて、光起
電力ダイオードアレイ２，２’に光起電力が発生する
と、制御用トランジスタ４，４’のドレイン・ソース間
と抵抗５，５’を介して光電流が流れ、抵抗５，５’の
両端に電圧が発生する。この電圧により、制御用トラン
ジスタ４，４’が高インピーダンス状態にバイアスされ
るので、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄの
ゲート・ソース間に光起電力が印加されて、出力用ＭＯ
ＳＦＥＴ３ａ，３ｂがオフ状態，３ｃ，３ｄがオン状態
となる。なお、光起電力ダイオードアレイ２，２’の直
列個数は、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ
のスレショルド電圧を越える電圧を発生するに足る個数
に選定されている。
電力ダイオードアレイ２，２’に光起電力が発生する
と、制御用トランジスタ４，４’のドレイン・ソース間
と抵抗５，５’を介して光電流が流れ、抵抗５，５’の
両端に電圧が発生する。この電圧により、制御用トラン
ジスタ４，４’が高インピーダンス状態にバイアスされ
るので、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄの
ゲート・ソース間に光起電力が印加されて、出力用ＭＯ
ＳＦＥＴ３ａ，３ｂがオフ状態，３ｃ，３ｄがオン状態
となる。なお、光起電力ダイオードアレイ２，２’の直
列個数は、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ
のスレショルド電圧を越える電圧を発生するに足る個数
に選定されている。
【０００５】発光素子１への入力信号が遮断されると、
光起電力ダイオードアレイ２，２’の光起電力が消失
し、抵抗５，５’の両端電圧が消失するので、デプレッ
ション型の制御用トランジスタ４，４’は低インピーダ
ンス状態に戻り、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３
ｃ，３ｄのゲート・ソース間の蓄積電荷を放電させるこ
とにより、出力用ＭＯＳＦＥＴ３ａ，３ｂはオン状態、
３ｃ，３ｄはオフ状態となる。
光起電力ダイオードアレイ２，２’の光起電力が消失
し、抵抗５，５’の両端電圧が消失するので、デプレッ
ション型の制御用トランジスタ４，４’は低インピーダ
ンス状態に戻り、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３
ｃ，３ｄのゲート・ソース間の蓄積電荷を放電させるこ
とにより、出力用ＭＯＳＦＥＴ３ａ，３ｂはオン状態、
３ｃ，３ｄはオフ状態となる。
【０００６】なお、バイアス用の抵抗５，５’と並列に
定電圧素子を接続し、抵抗５，５’の両端に生じる電位
差が所定電圧以上に上昇しないようにしている。ここで
は、定電圧素子として、ゲートとドレインを共通接続し
たエンハンスメント型のＭＯＳＦＥＴ６，６’を用いて
おり、抵抗５の両端に生じる電位差はＭＯＳＦＥＴ６，
６’のスレショルド電圧以上に上昇しないようになって
いる。
定電圧素子を接続し、抵抗５，５’の両端に生じる電位
差が所定電圧以上に上昇しないようにしている。ここで
は、定電圧素子として、ゲートとドレインを共通接続し
たエンハンスメント型のＭＯＳＦＥＴ６，６’を用いて
おり、抵抗５の両端に生じる電位差はＭＯＳＦＥＴ６，
６’のスレショルド電圧以上に上昇しないようになって
いる。
【０００７】
【発明が解決しようとする課題】上述の従来例において
は、リレー回路は、Ａ接点、Ｂ接点回路の各々が同様の
回路で構成されており、オンからオフに変化するタイミ
ングは、出力側のＭＯＳＦＥＴのスレショルド電圧が同
じであれば、両方の回路がオンである可能性がある。従
って、一方がオンされる前に他方がオフされる、いわゆ
るＢＢＭ（Ｂｒｅａｋ Ｂｅｆｏｒｅ Ｍａｋｅ）動作
を行うことは困難であった。
は、リレー回路は、Ａ接点、Ｂ接点回路の各々が同様の
回路で構成されており、オンからオフに変化するタイミ
ングは、出力側のＭＯＳＦＥＴのスレショルド電圧が同
じであれば、両方の回路がオンである可能性がある。従
って、一方がオンされる前に他方がオフされる、いわゆ
るＢＢＭ（Ｂｒｅａｋ Ｂｅｆｏｒｅ Ｍａｋｅ）動作
を行うことは困難であった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、一方がオンされる
前に他方がオフされる、ＢＢＭ動作が可能な半導体リレ
ー回路を提供することにある。
のであり、その目的とするところは、一方がオンされる
前に他方がオフされる、ＢＢＭ動作が可能な半導体リレ
ー回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明にあっては、前記
課題を解決するために、Ａ接点回路では出力用エンハン
スメント型ＭＯＳＦＥＴのゲート・ソース間容量の充電
経路に抵抗を挿入し、Ｂ接点回路では出力用デプレッシ
ョン型ＭＯＳＦＥＴのゲート・ソース間容量の放電経路
に抵抗を挿入している。本発明にあっては、このよう
に、Ａ接点、Ｂ接点の両回路においてオンのタイミング
を遅らせて、オフのタイミングは遅らせないようにする
ことにより、一方がオンされる前に他方がオフされる、
ＢＢＭ動作を可能とするものである。
課題を解決するために、Ａ接点回路では出力用エンハン
スメント型ＭＯＳＦＥＴのゲート・ソース間容量の充電
経路に抵抗を挿入し、Ｂ接点回路では出力用デプレッシ
ョン型ＭＯＳＦＥＴのゲート・ソース間容量の放電経路
に抵抗を挿入している。本発明にあっては、このよう
に、Ａ接点、Ｂ接点の両回路においてオンのタイミング
を遅らせて、オフのタイミングは遅らせないようにする
ことにより、一方がオンされる前に他方がオフされる、
ＢＢＭ動作を可能とするものである。
【００１０】
【発明の実施の形態】図１は本発明の請求項１の一実施
例の回路図である。以下にその動作を説明する。発光素
子１に入力信号が印加されると、デプレッション型ＭＯ
ＳＦＥＴ３ａ，３ｂを用いたＢ接点回路において、光起
電力ダイオードアレイ２に光起電力が発生し、制御用ト
ランジスタ４のドレイン・ソース間と抵抗５を介して光
電流が流れ、抵抗５の両端に電圧が発生する。この電圧
により、制御用トランジスタ４が高インピーダンス状態
にバイアスされるので、出力用ＭＯＳＦＥＴ３ａ，３ｂ
のゲート・ソース間に光起電力が印加されて、出力用Ｍ
ＯＳＦＥＴ３ａ，３ｂがオフ状態となる。と同時にエン
ハンスメント型ＭＯＳＦＥＴ３ｃ，３ｄを用いたＡ接点
回路においても光起電力ダイオードアレイ２’に光起電
力が発生し、制御用トランジスタ４’のドレイン・ソー
ス間と抵抗５’及び７ｂを介して光電流が流れ、抵抗
５’の両端に電圧が発生する。この電圧により、制御用
トランジスタ４’が高インピーダンス状態にバイアスさ
れるので、出力用ＭＯＳＦＥＴ３ｃ，３ｄのゲート・ソ
ース間に光起電力が印加されて、出力用ＭＯＳＦＥＴ３
ｃ，３ｄがオン状態となる。しかし、抵抗７ｂがあるた
めに出力用ＭＯＳＦＥＴ３ｃ，３ｄのゲート・ソース間
容量の充電に要する時間は前記出力用ＭＯＳＦＥＴ３
ａ，３ｂのゲート・ソース間容量の充電に要する時間よ
りも長くなり、出力用ＭＯＳＦＥＴ３ａ，３ｂがオフ状
態となった後に出力用ＭＯＳＦＥＴ３ｃ，３ｄがオン状
態となる。
例の回路図である。以下にその動作を説明する。発光素
子１に入力信号が印加されると、デプレッション型ＭＯ
ＳＦＥＴ３ａ，３ｂを用いたＢ接点回路において、光起
電力ダイオードアレイ２に光起電力が発生し、制御用ト
ランジスタ４のドレイン・ソース間と抵抗５を介して光
電流が流れ、抵抗５の両端に電圧が発生する。この電圧
により、制御用トランジスタ４が高インピーダンス状態
にバイアスされるので、出力用ＭＯＳＦＥＴ３ａ，３ｂ
のゲート・ソース間に光起電力が印加されて、出力用Ｍ
ＯＳＦＥＴ３ａ，３ｂがオフ状態となる。と同時にエン
ハンスメント型ＭＯＳＦＥＴ３ｃ，３ｄを用いたＡ接点
回路においても光起電力ダイオードアレイ２’に光起電
力が発生し、制御用トランジスタ４’のドレイン・ソー
ス間と抵抗５’及び７ｂを介して光電流が流れ、抵抗
５’の両端に電圧が発生する。この電圧により、制御用
トランジスタ４’が高インピーダンス状態にバイアスさ
れるので、出力用ＭＯＳＦＥＴ３ｃ，３ｄのゲート・ソ
ース間に光起電力が印加されて、出力用ＭＯＳＦＥＴ３
ｃ，３ｄがオン状態となる。しかし、抵抗７ｂがあるた
めに出力用ＭＯＳＦＥＴ３ｃ，３ｄのゲート・ソース間
容量の充電に要する時間は前記出力用ＭＯＳＦＥＴ３
ａ，３ｂのゲート・ソース間容量の充電に要する時間よ
りも長くなり、出力用ＭＯＳＦＥＴ３ａ，３ｂがオフ状
態となった後に出力用ＭＯＳＦＥＴ３ｃ，３ｄがオン状
態となる。
【００１１】次に、発光素子１への入力信号が遮断され
ると、光起電力ダイオードアレイ２，２’の光起電力が
消失し、抵抗５，５’の両端電圧が消失するので、デプ
レッション型の制御用トランジスタ４，４’は低インピ
ーダンス状態に戻り、出力用ＭＯＳＦＥＴ３ａ，３ｂ，
３ｃ，３ｄのゲート・ソース間の蓄積電荷を放電させる
ことにより、出力用ＭＯＳＦＥＴ３ａ，３ｂはオン状
態、３ｃ，３ｄはオフ状態となる。しかし、ここでもＢ
接点回路においては放電経路に抵抗７ａがあるため、出
力用ＭＯＳＦＥＴ３ｃ，３ｄのゲート・ソース間容量に
充電された電荷を放電するのに要する時間は、前記出力
用ＭＯＳＦＥＴ３ａ，３ｂのゲート・ソース間容量に充
電された電荷を放電するのに要する時間よりも長くな
り、出力用ＭＯＳＦＥＴ３ｃ，３ｄがオフ状態となった
後に出力用ＭＯＳＦＥＴ３ａ，３ｂがオン状態となる。
ると、光起電力ダイオードアレイ２，２’の光起電力が
消失し、抵抗５，５’の両端電圧が消失するので、デプ
レッション型の制御用トランジスタ４，４’は低インピ
ーダンス状態に戻り、出力用ＭＯＳＦＥＴ３ａ，３ｂ，
３ｃ，３ｄのゲート・ソース間の蓄積電荷を放電させる
ことにより、出力用ＭＯＳＦＥＴ３ａ，３ｂはオン状
態、３ｃ，３ｄはオフ状態となる。しかし、ここでもＢ
接点回路においては放電経路に抵抗７ａがあるため、出
力用ＭＯＳＦＥＴ３ｃ，３ｄのゲート・ソース間容量に
充電された電荷を放電するのに要する時間は、前記出力
用ＭＯＳＦＥＴ３ａ，３ｂのゲート・ソース間容量に充
電された電荷を放電するのに要する時間よりも長くな
り、出力用ＭＯＳＦＥＴ３ｃ，３ｄがオフ状態となった
後に出力用ＭＯＳＦＥＴ３ａ，３ｂがオン状態となる。
【００１２】図２、図３は本発明の請求項２の実施例の
回路図である。請求項１の回路においてはＢ接点回路の
放電経路とＡ接点回路の充電経路に抵抗を挿入している
が、本回路では出力用ＭＯＳＦＥＴを除いた光電圧供給
回路のみを見ればＡ接点回路、Ｂ接点回路ともに同じ位
置に抵抗８，８’を設けて、その抵抗に並列に接続する
ダイオード９ａ，９ｂの向きを変えている。このダイオ
ード９ａ，９ｂの向きをＡ接点回路では放電方向に、Ｂ
接点回路では充電方向にすることにより、請求項１と同
様の動作を可能としている。
回路図である。請求項１の回路においてはＢ接点回路の
放電経路とＡ接点回路の充電経路に抵抗を挿入している
が、本回路では出力用ＭＯＳＦＥＴを除いた光電圧供給
回路のみを見ればＡ接点回路、Ｂ接点回路ともに同じ位
置に抵抗８，８’を設けて、その抵抗に並列に接続する
ダイオード９ａ，９ｂの向きを変えている。このダイオ
ード９ａ，９ｂの向きをＡ接点回路では放電方向に、Ｂ
接点回路では充電方向にすることにより、請求項１と同
様の動作を可能としている。
【００１３】図４、図５は本発明の請求項３、４の実施
例の回路図である。請求項２の半導体リレー回路におい
て、ＭＯＳＦＥＴのゲート・ソース間容量への充放電経
路に直列的に挿入した抵抗の両端に並列に整流素子の代
りに、出力用ＭＯＳＦＥＴがエンハンスメント型である
場合には、抵抗の位置がゲート側ならばエンハンスメン
ト型ＰＭＯＳトランジスタ１２を接続し、そのゲートを
出力用エンハンスメント型ＭＯＳＦＥＴ３ｃ，３ｄのソ
ースと接続し、抵抗の位置がソース側ならばエンハンス
メント型ＮＭＯＳトランジスタ１３を接続し、そのゲー
トを出力用エンハンスメント型ＭＯＳＦＥＴ３ｃ，３ｄ
のゲートと接続している。そして、出力用ＭＯＳＦＥＴ
がデプレッション型である場合には、抵抗の位置がゲー
ト側ならばデプレッション型ＰＭＯＳトランジスタ１１
を接続し、そのゲートを出力用デプレッション型ＭＯＳ
ＦＥＴ３ａ，３ｂのソースと接続し、抵抗の位置がソー
ス側ならばデプレッション型ＮＭＯＳトランジスタ１０
を接続し、そのゲートを出力用デプレッション型ＭＯＳ
ＦＥＴ３ａ，３ｂのゲートと接続している。これらのＭ
ＯＳトランジスタ１０、１１、１２、１３のスレショル
ド電圧は、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ
のスレショルド電圧よりも少し高く設定してある。その
ように設定することにより、出力用ＭＯＳＦＥＴがスレ
ショルド電圧を越えるまでは遅いが、その後定常状態に
なるまでは抵抗ではなく、ＭＯＳトランジスタ１０、１
１、１２、１３を通って電流が流れるため、オンし始め
るまでは遅いが、完全にオン状態になるには短時間で済
むこととなる。
例の回路図である。請求項２の半導体リレー回路におい
て、ＭＯＳＦＥＴのゲート・ソース間容量への充放電経
路に直列的に挿入した抵抗の両端に並列に整流素子の代
りに、出力用ＭＯＳＦＥＴがエンハンスメント型である
場合には、抵抗の位置がゲート側ならばエンハンスメン
ト型ＰＭＯＳトランジスタ１２を接続し、そのゲートを
出力用エンハンスメント型ＭＯＳＦＥＴ３ｃ，３ｄのソ
ースと接続し、抵抗の位置がソース側ならばエンハンス
メント型ＮＭＯＳトランジスタ１３を接続し、そのゲー
トを出力用エンハンスメント型ＭＯＳＦＥＴ３ｃ，３ｄ
のゲートと接続している。そして、出力用ＭＯＳＦＥＴ
がデプレッション型である場合には、抵抗の位置がゲー
ト側ならばデプレッション型ＰＭＯＳトランジスタ１１
を接続し、そのゲートを出力用デプレッション型ＭＯＳ
ＦＥＴ３ａ，３ｂのソースと接続し、抵抗の位置がソー
ス側ならばデプレッション型ＮＭＯＳトランジスタ１０
を接続し、そのゲートを出力用デプレッション型ＭＯＳ
ＦＥＴ３ａ，３ｂのゲートと接続している。これらのＭ
ＯＳトランジスタ１０、１１、１２、１３のスレショル
ド電圧は、出力用ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ
のスレショルド電圧よりも少し高く設定してある。その
ように設定することにより、出力用ＭＯＳＦＥＴがスレ
ショルド電圧を越えるまでは遅いが、その後定常状態に
なるまでは抵抗ではなく、ＭＯＳトランジスタ１０、１
１、１２、１３を通って電流が流れるため、オンし始め
るまでは遅いが、完全にオン状態になるには短時間で済
むこととなる。
【００１４】
【発明の効果】本発明によれば、Ａ接点回路では出力用
エンハンスメント型ＭＯＳＦＥＴのゲート・ソース間容
量の充電経路に抵抗を挿入し、Ｂ接点回路では出力用デ
プレッション型ＭＯＳＦＥＴのゲート・ソース間容量の
放電経路に抵抗を挿入することにより、Ａ接点、Ｂ接点
の両回路において、オンのタイミングを遅らせて、オフ
のタイミングは遅らせないようにすることにより、一方
がオンされる前に他方がオフされる、ＢＢＭ動作を可能
とすることができる。
エンハンスメント型ＭＯＳＦＥＴのゲート・ソース間容
量の充電経路に抵抗を挿入し、Ｂ接点回路では出力用デ
プレッション型ＭＯＳＦＥＴのゲート・ソース間容量の
放電経路に抵抗を挿入することにより、Ａ接点、Ｂ接点
の両回路において、オンのタイミングを遅らせて、オフ
のタイミングは遅らせないようにすることにより、一方
がオンされる前に他方がオフされる、ＢＢＭ動作を可能
とすることができる。
【図１】本発明の請求項１の一実施例の回路図である。
【図２】本発明の請求項２の一実施例の回路図である。
【図３】本発明の請求項２の別の実施例の回路図であ
る。
る。
【図４】本発明の請求項３の一実施例の回路図である。
【図５】本発明の請求項４の一実施例の回路図である。
【図６】従来例の回路図である。
１ 発光素子 ２，２’ 光起電力ダイオードアレイ ３ａ，３ｂ 出力用デプレッション型ＭＯＳＦＥＴ ３ｃ，３ｄ 出力用エンハンスメント型ＭＯＳＦＥＴ ４，４’ デプレッション型の制御用トランジスタ ５，５’ 抵抗 ６，６’ エンハンスメント型ＭＯＳＦＥＴ ７ａ，７ｂ 抵抗 ８ａ，８ｂ 抵抗 ９ａ，９ｂ ダイオード １０ デプレッション型ＮＭＯＳトランジスタ １１ デプレッション型ＰＭＯＳトランジスタ １２ エンハンスメント型ＰＭＯＳトランジスタ １３ エンハンスメント型ＮＭＯＳトランジスタ
Claims (4)
- 【請求項１】 入力信号に応答して光信号を発生する
発光素子と、前記光信号を受光して光起電力を発生する
第１の光起電力ダイオードアレイと、第１の光起電力ダ
イオードアレイの発生する光起電力をゲート・ソース間
に印加されて、ドレイン・ソース間の出力信号を制御す
るエンハンスメント型ＭＯＳＦＥＴと、このエンハンス
メント型ＭＯＳＦＥＴのゲート・ソース間に並列的に接
続され、前記光起電力の発生時に高インピーダンス状態
となり、前記光起電力の消失時に低インピーダンス状態
となる第１の制御回路と、第１の光起電力ダイオードア
レイからエンハンスメント型ＭＯＳＦＥＴのゲート・ソ
ース間容量に充電電流を流す経路に直列的に挿入される
第１の抵抗と、前記発光素子からの光信号を受光して光
起電力を発生する第２の光起電力ダイオードアレイと、
第２の光起電力ダイオードアレイの発生する光起電力を
ゲート・ソース間に印加されて、ドレイン・ソース間の
出力信号を制御するデプレッション型ＭＯＳＦＥＴと、
デプレッション型ＭＯＳＦＥＴのゲート・ソース間に並
列的に接続され、前記光起電力の発生時に高インピーダ
ンス状態となり、前記光起電力の消失時に低インピーダ
ンス状態となる第２の制御回路と、デプレッション型Ｍ
ＯＳＦＥＴのゲート・ソース間容量から第２の制御回路
に放電電流を流す経路に直列的に挿入される第２の抵抗
とを有することを特徴とする半導体リレー回路。 - 【請求項２】 入力信号に応答して光信号を発生する
発光素子と、前記光信号を受光して光起電力を発生する
第１の光起電力ダイオードアレイと、第１の光起電力ダ
イオードアレイの発生する光起電力をゲート・ソース間
に印加されて、ドレイン・ソース間の出力信号を制御す
るエンハンスメント型ＭＯＳＦＥＴと、このエンハンス
メント型ＭＯＳＦＥＴのゲート・ソース間に並列的に接
続され、前記光起電力の発生時に高インピーダンス状態
となり、前記光起電力の消失時に低インピーダンス状態
となる第１の制御回路と、エンハンスメント型ＭＯＳＦ
ＥＴのゲート・ソース間容量への充放電経路に直列的に
挿入された第１の抵抗と、前記発光素子からの光信号を
受光して光起電力を発生する第２の光起電力ダイオード
アレイと、第２の光起電力ダイオードアレイの発生する
光起電力をゲート・ソース間に印加されて、ドレイン・
ソース間の出力信号を制御するデプレッション型ＭＯＳ
ＦＥＴと、デプレッション型ＭＯＳＦＥＴのゲート・ソ
ース間に並列的に接続され、前記光起電力の発生時に高
インピーダンス状態となり、前記光起電力の消失時に低
インピーダンス状態となる第２の制御回路と、デプレッ
ション型ＭＯＳＦＥＴのゲート・ソース間容量への充放
電経路に直列的に挿入された第２の抵抗とを有し、第１
の抵抗の両端に、充電電流に対して逆方向で放電電流に
対して順方向となるように整流素子を並列に接続し、第
２の抵抗の両端に充電電流に対して順方向で放電電流に
対して逆方向となる整流素子を並列に接続したことを特
徴とする半導体リレー回路。 - 【請求項３】 請求項２の半導体リレー回路におい
て、第１の抵抗は、エンハンスメント型ＭＯＳＦＥＴの
ゲート側に直列的に挿入され、第１の抵抗の両端に並列
に整流素子の代りにエンハンスメント型ＰＭＯＳトラン
ジスタのドレイン・ソースを接続し、ゲートを出力用エ
ンハンスメント型ＭＯＳＦＥＴのソースに接続し、第２
の抵抗は、デプレッション型ＭＯＳＦＥＴのゲート側に
直列的に挿入され、第２の抵抗の両端に並列に整流素子
の代りにデプレッション型ＰＭＯＳトランジスタのドレ
イン・ソースを接続し、ゲートを出力用デプレッション
型ＭＯＳＦＥＴのソースに接続したことを特徴とする半
導体リレー回路。 - 【請求項４】 請求項２の半導体リレー回路におい
て、第１の抵抗は、エンハンスメント型ＭＯＳＦＥＴの
ソース側に直列的に挿入され、第１の抵抗の両端に並列
に整流素子の代りにエンハンスメント型ＮＭＯＳトラン
ジスタのドレイン・ソースを接続し、ゲートを出力用エ
ンハンスメント型ＭＯＳＦＥＴのゲートに接続し、第２
の抵抗は、デプレッション型ＭＯＳＦＥＴのソース側に
直列的に挿入され、第２の抵抗の両端に並列に整流素子
の代りにデプレッション型ＮＭＯＳトランジスタのドレ
イン・ソースを接続し、そのゲートを出力用デプレッシ
ョン型ＭＯＳＦＥＴのゲートに接続したことを特徴とす
る半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07066696A JP3470488B2 (ja) | 1996-03-26 | 1996-03-26 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07066696A JP3470488B2 (ja) | 1996-03-26 | 1996-03-26 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09261027A true JPH09261027A (ja) | 1997-10-03 |
| JP3470488B2 JP3470488B2 (ja) | 2003-11-25 |
Family
ID=13438227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07066696A Expired - Fee Related JP3470488B2 (ja) | 1996-03-26 | 1996-03-26 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3470488B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111446689A (zh) * | 2020-04-13 | 2020-07-24 | 中国科学院西安光学精密机械研究所 | 一种具备报警和延时自恢复功能的过流保护电路 |
| CN111463744A (zh) * | 2020-04-10 | 2020-07-28 | 中国科学院西安光学精密机械研究所 | 一种具备迟滞效应的自恢复欠电压保护电路 |
| US12249982B2 (en) | 2023-03-22 | 2025-03-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1996
- 1996-03-26 JP JP07066696A patent/JP3470488B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111463744A (zh) * | 2020-04-10 | 2020-07-28 | 中国科学院西安光学精密机械研究所 | 一种具备迟滞效应的自恢复欠电压保护电路 |
| CN111446689A (zh) * | 2020-04-13 | 2020-07-24 | 中国科学院西安光学精密机械研究所 | 一种具备报警和延时自恢复功能的过流保护电路 |
| US12249982B2 (en) | 2023-03-22 | 2025-03-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3470488B2 (ja) | 2003-11-25 |
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