JPH0746121B2 - スキヤンテスト装置 - Google Patents
スキヤンテスト装置Info
- Publication number
- JPH0746121B2 JPH0746121B2 JP61302796A JP30279686A JPH0746121B2 JP H0746121 B2 JPH0746121 B2 JP H0746121B2 JP 61302796 A JP61302796 A JP 61302796A JP 30279686 A JP30279686 A JP 30279686A JP H0746121 B2 JPH0746121 B2 JP H0746121B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- scan chain
- chain
- circuit
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、複数のスキャンチェーンと、該各スキャンチ
ェーン内または隣接する各スキャンチェーン間に接続配
置される組合せ回路とによって構成されるLSIにおい
て、異なるスキャンチェーンの隣接する地点にスキャン
チェーン切換え手段を有することにより、あるスキャン
チェーンと他のスキャンチェーンの一部分どうしを接続
して新しいスキャンチェーンを形成し、それにより１つ
のスキャンチェーンに対するスキャンイン／スキャンア
ウトのみで、隣接するスキャンチェーン間に接続配置さ
れる組合せ回路の試験を可能にするスキャンテスト装置
である。
ェーン内または隣接する各スキャンチェーン間に接続配
置される組合せ回路とによって構成されるLSIにおい
て、異なるスキャンチェーンの隣接する地点にスキャン
チェーン切換え手段を有することにより、あるスキャン
チェーンと他のスキャンチェーンの一部分どうしを接続
して新しいスキャンチェーンを形成し、それにより１つ
のスキャンチェーンに対するスキャンイン／スキャンア
ウトのみで、隣接するスキャンチェーン間に接続配置さ
れる組合せ回路の試験を可能にするスキャンテスト装置
である。
本発明は、複数のスキャンチェーンと組合せ回路からな
るLSIのスキャンテスト方式に関する。
るLSIのスキャンテスト方式に関する。
〔従来技術〕 LSIを構成する回路（順序回路）は、通常、フリップフ
ロップ回路によって構成される遅延回路と、それに接続
される組合せ回路とによって構成されるが、その場合、
複数のフリップフロップ回路がチェーン状に縦続接続さ
れ、各フリップフロップ回路の入出力端子が組合せ回路
に接続される構成を有するものがある。上記チェーンを
スキャンチェーンと呼ぶが、LSIのゲート数が増加する
と必然的にフリップフロップ回路の数も増大する。その
ため、１つのLSIに対して１つのスキャンチェーンしか
ない場合、縦続に接続された全てのフリップフロップ回
路に所定値をセットするのに長時間を要し、かつ必要の
ない位置のフリップフロップ回路にも値をセットせざる
を得ず、冗長があった。
ロップ回路によって構成される遅延回路と、それに接続
される組合せ回路とによって構成されるが、その場合、
複数のフリップフロップ回路がチェーン状に縦続接続さ
れ、各フリップフロップ回路の入出力端子が組合せ回路
に接続される構成を有するものがある。上記チェーンを
スキャンチェーンと呼ぶが、LSIのゲート数が増加する
と必然的にフリップフロップ回路の数も増大する。その
ため、１つのLSIに対して１つのスキャンチェーンしか
ない場合、縦続に接続された全てのフリップフロップ回
路に所定値をセットするのに長時間を要し、かつ必要の
ない位置のフリップフロップ回路にも値をセットせざる
を得ず、冗長があった。
そこで、スキャンチェーンを複数に分割し、１チェーン
当たりのフリップフロップ回路数を減少させることによ
り、前記のような無駄をなくす方式が提案されている。
第４図に、上記方式の一従来例を示す。即ち、LSI1は、
複数のフリップフロップ回路FF1′、FF2′、FF3′、・
・・からなる複数のスキャンチェーン２〜５を有し、各
スキャンチェーン内には各スキャンチェーンのフリップ
フロップ回路の入出力端子が接続される組合せ回路６〜
９が配置され、また、隣接する各スキャンチェーン間に
も組合せ回路10〜14が同様に接続配置される。そして、
各スキャンイン端子15〜18より所定の信号を入力するこ
とにより、上記各回路で所定の動作が行われ、各スキャ
ンアウト端子19〜22から出力信号が出力される。
当たりのフリップフロップ回路数を減少させることによ
り、前記のような無駄をなくす方式が提案されている。
第４図に、上記方式の一従来例を示す。即ち、LSI1は、
複数のフリップフロップ回路FF1′、FF2′、FF3′、・
・・からなる複数のスキャンチェーン２〜５を有し、各
スキャンチェーン内には各スキャンチェーンのフリップ
フロップ回路の入出力端子が接続される組合せ回路６〜
９が配置され、また、隣接する各スキャンチェーン間に
も組合せ回路10〜14が同様に接続配置される。そして、
各スキャンイン端子15〜18より所定の信号を入力するこ
とにより、上記各回路で所定の動作が行われ、各スキャ
ンアウト端子19〜22から出力信号が出力される。
今、上記構成のLSI1を試験する場合において、各スキャ
ンチェーン内の組合せ回路６〜９の試験を行いたい場合
には、対応するスキャンチェーンのスキャンイン端子に
所定のテスト信号列を入力し、スキャンアウト端子から
出力される信号列を観測することにより試験を行う。例
えば第４図において、組合せ回路６の試験を行いたい場
合には、スキャンチェーン２のスキャンイン端子15に所
定のテスト信号列を入力し、スキャンアウト端子19から
出力される信号列を観測すればよい。
ンチェーン内の組合せ回路６〜９の試験を行いたい場合
には、対応するスキャンチェーンのスキャンイン端子に
所定のテスト信号列を入力し、スキャンアウト端子から
出力される信号列を観測することにより試験を行う。例
えば第４図において、組合せ回路６の試験を行いたい場
合には、スキャンチェーン２のスキャンイン端子15に所
定のテスト信号列を入力し、スキャンアウト端子19から
出力される信号列を観測すればよい。
しかし上記従来方式において、隣接する各スキャンチェ
ーン間に接続配置される組合せ回路（第４図の10〜14）
の試験を行う場合には、少なくとも２つ以上のスキャン
チェーンに対してスキャンイン／スキャンアウトを行わ
なければならない。例えば、第４図の組合せ回路12など
は、４つのスキャンチェーン２〜５にまたがって接続さ
れているため、４つのスキャンチェーン２〜５に対して
各々スキャンイン／スキャンアウトを行い、各結果を複
雑に比較しなければ試験を行えない。このように、上記
従来方式においては、全ての組合せ回路の試験を、１つ
のスキャンチェーンに対するスキャンイン／スキャンア
ウトのみで行うことができず、試験処理動作が複雑にな
ってしまうという問題点を有していた。
ーン間に接続配置される組合せ回路（第４図の10〜14）
の試験を行う場合には、少なくとも２つ以上のスキャン
チェーンに対してスキャンイン／スキャンアウトを行わ
なければならない。例えば、第４図の組合せ回路12など
は、４つのスキャンチェーン２〜５にまたがって接続さ
れているため、４つのスキャンチェーン２〜５に対して
各々スキャンイン／スキャンアウトを行い、各結果を複
雑に比較しなければ試験を行えない。このように、上記
従来方式においては、全ての組合せ回路の試験を、１つ
のスキャンチェーンに対するスキャンイン／スキャンア
ウトのみで行うことができず、試験処理動作が複雑にな
ってしまうという問題点を有していた。
本発明は上記問題点を解決するために、異なるスキャン
チェーンの隣接する地点にスキャンチェーン切換え手段
を有することにより、任意の位置の組合せ回路に対して
それを囲む新たな１つのスキャンチェーンを形成させる
ことを可能にし、それにより全ての組合せ回路の試験を
１つのスキャンチェーンに対するスキャンイン／スキャ
ンアウトのみで行うことを可能にするスキャンテスト装
置を提供することを目的とする。
チェーンの隣接する地点にスキャンチェーン切換え手段
を有することにより、任意の位置の組合せ回路に対して
それを囲む新たな１つのスキャンチェーンを形成させる
ことを可能にし、それにより全ての組合せ回路の試験を
１つのスキャンチェーンに対するスキャンイン／スキャ
ンアウトのみで行うことを可能にするスキャンテスト装
置を提供することを目的とする。
本発明は上記問題点を解決するために、第１図に示す基
本構成を有する。即ち、複数のチェーン状に配置される
フリップフロップ回路FF1、FF2、FF3、・・・からなる
複数のスキャンチェーン24〜27と、該各スキャンチェー
ン内または隣接する各スキャンチェーン間に接続配置さ
れる組合せ回路28〜36とによって構成されるLSI23にお
いて、隣接する各スキャンチェーン間にスキャンチェー
ン切換え手段37〜40を有する。なお、各スキャンチェー
ン毎に各スキャンイン端子41〜44、及びスキャンアウト
端子45〜48を有する。
本構成を有する。即ち、複数のチェーン状に配置される
フリップフロップ回路FF1、FF2、FF3、・・・からなる
複数のスキャンチェーン24〜27と、該各スキャンチェー
ン内または隣接する各スキャンチェーン間に接続配置さ
れる組合せ回路28〜36とによって構成されるLSI23にお
いて、隣接する各スキャンチェーン間にスキャンチェー
ン切換え手段37〜40を有する。なお、各スキャンチェー
ン毎に各スキャンイン端子41〜44、及びスキャンアウト
端子45〜48を有する。
上記各手段において、通常動作時は、各スキャンチェー
ン24〜27が独立して接続されるようにスキャンチェーン
切換え手段37〜40を切換えておく。これに対して、LSI2
3の試験を行う場合には、LSI23を構成する組合せ回路28
〜36のうち、試験を行いたい組合せ回路に対して、それ
を囲む新たな１つのスキャンチェーンが形成されるよう
にスキャンチェーン切換え手段37〜40を切換え、スキャ
ンイン端子41〜44のうち対応する端子からテスト信号列
を入力し、スキャンアウト端子45〜48のうち対応するス
キャンアウト端子から出力される信号列を観測する。こ
れにより、全ての組合せ回路28〜36に対して、各回路を
囲む１つのスキャンチェーンを形成させることが可能と
なり、各組合せ回路28〜36の試験を、それに対応する１
つのスキャンチェーンに対するスキャンイン／スキャン
アウトのみで行うことが可能となる。
ン24〜27が独立して接続されるようにスキャンチェーン
切換え手段37〜40を切換えておく。これに対して、LSI2
3の試験を行う場合には、LSI23を構成する組合せ回路28
〜36のうち、試験を行いたい組合せ回路に対して、それ
を囲む新たな１つのスキャンチェーンが形成されるよう
にスキャンチェーン切換え手段37〜40を切換え、スキャ
ンイン端子41〜44のうち対応する端子からテスト信号列
を入力し、スキャンアウト端子45〜48のうち対応するス
キャンアウト端子から出力される信号列を観測する。こ
れにより、全ての組合せ回路28〜36に対して、各回路を
囲む１つのスキャンチェーンを形成させることが可能と
なり、各組合せ回路28〜36の試験を、それに対応する１
つのスキャンチェーンに対するスキャンイン／スキャン
アウトのみで行うことが可能となる。
以下、本発明の実施例につき詳細に説明を行う。
｛本発明の実施例の構成（第１図〜第２図）｝ まず、本発明の実施例の基本構成は第１図で説明したの
と同様である。第２図は、第１図のスキャンチェーン切
換え手段37〜40の具体的な回路構成図である。第２図に
おいて、49が第１図の37〜40に対応し、第１のスキャン
チェーン59及び第２のスキャンチェーン60は、第１図の
スキャンチェーン切換え回路37では各スキャンチェーン
24及び25に対応し、同じく38では24及び26、39では26及
び27、40では25及び27に対応する。
と同様である。第２図は、第１図のスキャンチェーン切
換え手段37〜40の具体的な回路構成図である。第２図に
おいて、49が第１図の37〜40に対応し、第１のスキャン
チェーン59及び第２のスキャンチェーン60は、第１図の
スキャンチェーン切換え回路37では各スキャンチェーン
24及び25に対応し、同じく38では24及び26、39では26及
び27、40では25及び27に対応する。
第２図において、アンド回路50、51には切換え信号58の
正論理が入力しており、アンド回路52〜55には切換え信
号58の負論理が入力している。そして、切換え信号58と
してハイレベル信号を与えることにより、アンド回路5
0、51がオン、アンド回路52〜55がオフとなり、第１の
スキャンチェーン59の入力側は、アンド回路50、オア回
路56を介して第１のスキャンチェーン59の出力側に接続
され、第２のスキャンチェーン60の入力側は、アンド回
路51、オア回路57を介して第２のスキャンチェーン60の
出力側に接続される。逆に、切換え信号58としてローレ
ベル信号を与えることにより、アンド回路50、51がオ
フ、アンド回路52〜55がオンとなり、第１のスキャンチ
ェーン59の入力側は、アンド回路55、54、オア回路57を
介して上記とは逆に第２のスキャンチェーン60の出力側
に切換え接続され、第２のスキャンチェーン60の入力側
は、アンド回路53、52、オア回路56を介して上記とは逆
に第１のスキャンチェーン59の出力側に切換え接続され
る。
正論理が入力しており、アンド回路52〜55には切換え信
号58の負論理が入力している。そして、切換え信号58と
してハイレベル信号を与えることにより、アンド回路5
0、51がオン、アンド回路52〜55がオフとなり、第１の
スキャンチェーン59の入力側は、アンド回路50、オア回
路56を介して第１のスキャンチェーン59の出力側に接続
され、第２のスキャンチェーン60の入力側は、アンド回
路51、オア回路57を介して第２のスキャンチェーン60の
出力側に接続される。逆に、切換え信号58としてローレ
ベル信号を与えることにより、アンド回路50、51がオ
フ、アンド回路52〜55がオンとなり、第１のスキャンチ
ェーン59の入力側は、アンド回路55、54、オア回路57を
介して上記とは逆に第２のスキャンチェーン60の出力側
に切換え接続され、第２のスキャンチェーン60の入力側
は、アンド回路53、52、オア回路56を介して上記とは逆
に第１のスキャンチェーン59の出力側に切換え接続され
る。
尚、切換え信号58は第１図においては特には図示しない
が各スキャンチェーン切換え手段毎にLSI23の外部から
入力できるとする。
が各スキャンチェーン切換え手段毎にLSI23の外部から
入力できるとする。
｛本発明の実施例の動作（第３図）｝ 次に、上記実施例の動作につき説明を行う。まず、第１
図のLSI23の各組合せ回路28〜36の試験のうち、組合せ
回路28〜31の各試験を行う場合には、スキャンチェーン
切換え手段37〜40における切換え信号58（第２図）とし
てハイレベル信号を入力させる。これにより、各スキャ
ンチェーンは第３図（ａ）の実線に示すように接続され
る。そして、各組合せ回路28、29、30、31に対応して、
各スキャンイン／アウト端子41と45、42と46、43と47、
及び44と48を用いて各試験を行えばよい。
図のLSI23の各組合せ回路28〜36の試験のうち、組合せ
回路28〜31の各試験を行う場合には、スキャンチェーン
切換え手段37〜40における切換え信号58（第２図）とし
てハイレベル信号を入力させる。これにより、各スキャ
ンチェーンは第３図（ａ）の実線に示すように接続され
る。そして、各組合せ回路28、29、30、31に対応して、
各スキャンイン／アウト端子41と45、42と46、43と47、
及び44と48を用いて各試験を行えばよい。
これに対して、第１図の組合せ回路32〜36の各試験を行
う場合には、スキャンチェーン切換手段37、38、40にお
ける切換え信号58（第２図）としてローレベル信号を入
力させ、スキャンチェーン切換え手段39のみの切換え信
号58をハイレベルにする。これにより、第３図（ｂ）の
実線に示す新たなスキャンチェーンが形成される。そし
て、各組合せ回路32、33、34（36）、35に対応して、各
スキャンイン／アウト端子41と46、43と45、44と47、お
よび42と48を用いて各試験を行えばよい。
う場合には、スキャンチェーン切換手段37、38、40にお
ける切換え信号58（第２図）としてローレベル信号を入
力させ、スキャンチェーン切換え手段39のみの切換え信
号58をハイレベルにする。これにより、第３図（ｂ）の
実線に示す新たなスキャンチェーンが形成される。そし
て、各組合せ回路32、33、34（36）、35に対応して、各
スキャンイン／アウト端子41と46、43と45、44と47、お
よび42と48を用いて各試験を行えばよい。
上記の場合、組合せ回路34と36が同時に試験されてしま
うので、組合せ回路36のみの試験を行いたい場合には、
スキャンチェーン切換え手段39における切換え信号58
（第２図）をローレベルにすることにより、第３図
（ｃ）の実線に示すスキャンチェーンが形成され、スキ
ャインイン／アウト端子44、47を用いて試験を行うこと
ができる。
うので、組合せ回路36のみの試験を行いたい場合には、
スキャンチェーン切換え手段39における切換え信号58
（第２図）をローレベルにすることにより、第３図
（ｃ）の実線に示すスキャンチェーンが形成され、スキ
ャインイン／アウト端子44、47を用いて試験を行うこと
ができる。
本発明によれば、スキャンチェーン切換手段を有するこ
とにより、全ての組合せ回路に対してそれを囲む新たな
１つのスキャンチェーンを形成することが可能となり、
それにより全ての組合せ回路の試験を１つのスキャンチ
ェーンに対するスキャンイン／アウトのみで行うことが
可能になる。これにより、組合せ回路を試験するための
テスト信号列のパターン数を大幅に削減することが可能
となり、LSIの試験時間を短縮化させ省略化が実現でき
る。
とにより、全ての組合せ回路に対してそれを囲む新たな
１つのスキャンチェーンを形成することが可能となり、
それにより全ての組合せ回路の試験を１つのスキャンチ
ェーンに対するスキャンイン／アウトのみで行うことが
可能になる。これにより、組合せ回路を試験するための
テスト信号列のパターン数を大幅に削減することが可能
となり、LSIの試験時間を短縮化させ省略化が実現でき
る。
第１図は、本発明の基本構成図、 第２図は、スキャンチェーン切換え手段の回路構成図、 第３図（ａ）、（ｂ）、（ｃ）は、本発明の実施例の動
作説明図、 第４図は、従来例の構成図である。 23……大規模集積回路（LSI）、24〜27……スキャンチ
ェーン、28〜36……組合せ回路、37〜40……スキャンチ
ェーン切換え手段．
作説明図、 第４図は、従来例の構成図である。 23……大規模集積回路（LSI）、24〜27……スキャンチ
ェーン、28〜36……組合せ回路、37〜40……スキャンチ
ェーン切換え手段．
Claims (1)
- 【請求項１】複数のチェーン状に配置されるフリップフ
ロップ回路（FF1、FF2、FF3、・・・）からなり、スキ
ャンイン端子（41〜44）とスキャンアウト端子（45〜4
8）をそれぞれに有する複数のスキャンチェーン（24〜2
7）と、該各スキャンチェーン内または隣接する各スキ
ャンチェーン間に接続配置される組合せ回路（28〜36）
とによって構成される大規模集積回路（23）内の隣接す
る各スキャンチェーン間に配置され、第１のスキャンチ
ェーンと第２のスキャンチェーンの一部分どうしを接続
して新しいスキャンチェーンを形成するスキャンチェー
ン切換え手段（37〜40）を有することを特徴とするスキ
ャンテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302796A JPH0746121B2 (ja) | 1986-12-20 | 1986-12-20 | スキヤンテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302796A JPH0746121B2 (ja) | 1986-12-20 | 1986-12-20 | スキヤンテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157073A JPS63157073A (ja) | 1988-06-30 |
| JPH0746121B2 true JPH0746121B2 (ja) | 1995-05-17 |
Family
ID=17913218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302796A Expired - Lifetime JPH0746121B2 (ja) | 1986-12-20 | 1986-12-20 | スキヤンテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746121B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11203158A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193082A (ja) * | 1985-02-21 | 1986-08-27 | Nec Corp | Ｌｓｉのスキヤンパス方式 |
| JPS6293672A (ja) * | 1985-10-21 | 1987-04-30 | Hitachi Ltd | 階層型論理装置 |
-
1986
- 1986-12-20 JP JP61302796A patent/JPH0746121B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63157073A (ja) | 1988-06-30 |
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