JPH0746477B2

JPH0746477B2 - 同期回路

Info

Publication number: JPH0746477B2
Application number: JP2372386A
Authority: JP
Inventors: 雅博伊藤; 宏夫岡本; 寛之木村; 敬治野口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-02-07
Filing date: 1986-02-07
Publication date: 1995-05-17
Anticipated expiration: 2010-05-17
Also published as: JPS62183064A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はPCM信号の再生装置に係り、特に同期回路に用
いて好適なディジタル信号処理回路に関する。

〔従来技術〕

従来の同期回路は、特開昭58−139311号に記載のよう
に、同期信号の検出信号を信号処理回路内部で発生させ
るマスタークロックに同期化させ、この信号が検出窓内
で検出された場合の検出信号でもって同期化回路内部の
フラグ処理および各カウンタの同期あるいは補正を行な
っていた。

しかし、高密度記録のために、たとえば８ビットの信号
パターンを10ビットの信号パターンにコード変換（ディ
ジタル変調）して記録するようなシステムの場合、再生
時に所定の８ビットをカウントして１ワードとなすまで
は、再生クロックにより動作するカウンタが必要とな
り、同期信号の欠落，誤検出時に行なう補正処理は、信
号処理内部のマスタークロックによって動作させる必要
がある。このように１つの基準信号から互いに異なるク
ロックで動作する各回路を同時に制御する必要がある場
合については配慮されていなかった。

〔発明が解決しようとする問題点〕

上記従来技術は、同期回路において再生クロックおよび
信号処理回路内部で発生させるマスタークロックにより
動作するカウンタが混在する場合、各カウンタおよびこ
れらカウンタへの同期，補正処理を判別，選択するフラ
グ処理回路への処理動作タイミングが非同期となる点に
ついて配慮されておらず、再生クロックに同期した同期
信号の検出信号をマスタークロックに同期化させた信号
でもって各カウンタおよびフラグ処理回路への処理動作
を行なう際に非同期タイミングによって各カウンタへの
処理とフラグ処理回路の処理とが対応しない、あるいは
全てのカウンタへの処理動作が行なわれないといった誤
動作を起こす問題があった。

本発明の目的は上記問題点を改善し、誤動作のないより
忠実な同期信号の検出保護を行なう同期回路を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的は、検出窓内で検出される同期信号の検出信号
でもって再生クロックにより動作する各回路を制御する
とともに、この検出信号をマスタークロックに同期化さ
せた信号で、マスタークロックにより動作するカウンタ
およびフラグ処理回路を制御することにより達成され
る。

〔作用〕

信号処理内部のマスタークロックおよび再生信号から生
成する再生クロックによって動作する複数の各カウンタ
およびフラグ処理回路の制御で、検出窓内で検出される
同期信号の検出信号のみにより、それぞれのクロックに
同期したタイミングで制御するので誤動作することがな
い。

〔実施例〕

以下、本発明の一実施例を第１図および第２図により説
明する。第１図は回転ヘッドを用いたPCM再生装置の回
路ブロック図であり、第２図は記録時に生成されるデー
タ信号の構成を示した記録信号フォーマットである。第
２図において２は記録テープであり、24は回転ヘッドが
テープに接触する90゜の間に記録される１トラックの信
号構成を示したトラックフォーマット図である。この１
トラックの構成は、（ａ）に図示したように記録する信
号をPCM領域とサブコード領域（SUB−1,SUB−２）とに
分割し、トラッキングサーボのための信号ATF1,ATF2と
からなる。さらにPCM領域は128個のブロック、SUB1,SUB
2はそれぞれ８個のブロックからなる。１ブロックの構
成は（ｂ）で示したように同期信号S1ワード、情報コー
ドID1ワード、ブロックアドレスBA1ワード、パリティコ
ードP1ワードとデータW₀〜W₃₁ 32ワードの全部で36ワー
ドからなる。ここでIDはサンプリング周波数や量子化ビ
ット数、テープ速度等、記録時のモードを再生時に再現
するために設けられた情報コードである。ブロックアド
レスBAは、各ブロックにそれぞれ割り当てられたアドレ
ス信号であり、PCM領域では“０〜7F"、SUB1領域では
“80〜87"、SUB2領域では“88〜8F"のように割当て、最
上位のビットは“0"でPCM領域、“1"でサブコード領域
となる。また、パリティコードＰは前記したID,BAの２
ワードの各ビットを法２の加算を行なうことにより生成
する単純パリティコードである。データW₀〜W₃₁は記録
時に入力されたPCM信号または誤り訂正用の符号から構
成されている。このように記録された信号を再生する本
実施例の構成および動作を次に説明する。

第１図１は磁気ヘッドが取付けられた回転シリンタ、２
は磁気テープ、22は再生アンプ、21は回転系，テープ速
行系およびトラッキング用のサーボ回路、10は再生系の
各回路を動作させるのに必要なタイミングを生成する回
路、23は発振器である。磁気テープから読み出された再
生信号は、同期回路３において同期信号の検出および欠
落時の保護等によってワード単位の同期をとるととも
に、復調回路４により復調する。この復調データから記
録時に付加したパリティをパリティチェック回路５でチ
ェックし、アドレスラッチ回路６およびIDコードラッチ
回路７でブロックアドレスとIDコードとをラッチする。
ラッチしたIDコードはさらにIDコード検出回路８でその
信頼性をチェックし、現在の再生モードたとえばサンプ
リング周波数やテープ速度等のモードを判別して必要タ
イミングを変化させる。また、パリティチェックの結果
は検出した同期信号および、ブロックアドレスの信頼性
を評価する１要因として同期信号の検出保護に用いると
ともにアドレス回路９におけるブロックアドレス検出保
護の際の１条件とする。さらに取込んだブロックアドレ
スBAは後述する誤り検出訂正処理用のメモリーアクセス
アドレスCAと大小比較することにより、アドレスの誤検
出によってメモリー上訂正後のデータを書き換えること
のない様制御する。またデータの先頭時がドロップアウ
ト等により欠落した場合には誤り検出訂正処理における
誤検出，誤訂正の発生確率を抑えるためにメモリーに書
き込むデータをセットする（PRSET出力）このようにア
ドレス回路９で検出保護したブロックアドレスを再生ア
ドレス生成回路17でメモリーに書き込むアドレスを生成
し、復調データとともにインターフェース11,16を介し
てメモリー12（たとえばRAM）に書き込む。メモリーに
書き込まれたデータは次に訂正アドレス生成回路18によ
って読み出され、訂正回路13で誤りの検出訂正および補
間を行なって再びメモリーに書き込み、出力アドレス生
成回路19によって訂正後のデータを読み出してD/A変換
回路14によりアナログ信号に変換して出力する。

本発明による同期回路の一実施例を第３図により説明す
る。図中第１図と同一符号は同一機能を有する同一内容
である。同期回路は図中31〜39で構成され、31は再生信
号から同期パターンを検出する同期信号検出回路、35は
同期信号の検出，保護のために各種フラグを生成，処理
し、各種カウンター33,34,36,38を同期，補正するフラ
グ処理回路、32は再生クロックにより検出した同期信号
を内部クリスタルによるマスタークロックMCKに同期さ
せるための同期化回路、33は再生クロックにより１ワー
ド、たとえば10ビットごとに分周するビットカウンタ
ー、34は再生信号からワード単位で抽出されたデータ数
をカウントするワードカウンタ、36は同期信号の検出窓
および各種タイミングクロックを生成するための窓カウ
ンタ、37は前記タイミングクロック生成のためのデコー
ダ回路、38は同期信号検出サイクルを保護するために１
ブロック、たとえば360ビットごとに分周してカウント
するカウンター、39は保護されたクロックPCK生成のた
めのデコーダ回路である。また図中41は再生時に再生さ
れるシリアル信号をパラレル信号に、記録時は変調され
たパラレル信号をシリアル信号に変換する変換回路、42
は再生信号をワード単位で取り込むラッチ回路、43は復
調回路、45は復調されたデータをラッチするラッチ回
路、44は復調時に所定のデータ以外の信号をエラーとし
て検出する復調エラー検出回路である。同期信号検出回
路31により、再生信号から検出された同期信号DSYNCは
フラグ処理回路35によって所定のタイミングで生成され
る検出窓とのタイミング比較を行ない、検出窓内で検出
された信号をBSYNC信号として再生クロックにより動作
するビットカウンタ33およびワードカウンタ34にワード
同期をかける。このBSYNC信号は再生クロックに同期し
ており、これをさらに同期化回路32により内部クリスタ
ルによるマスタークロックMCKに同期化させた信号CSYNC
を生成する。このCSYNC信号によりマスタークロックMCK
によって動作する窓カウンタ36および保護カウンタ38を
所定値にセットする。（SET0,SET1,SET3信号）またフラ
グ処理回路はたとえば復調時のエラーフラグ（EF信
号）、記録時に付加されているパリティコードのチェッ
ク結果であるパリティフラグ（Ｐ信号）、検出したブロ
ックアドレス値が第１図で示した誤り訂正処理を施すた
めにメモリーをアクセスするアドレスに先行した適当な
値であるかどうかの比較結果であるアドレスフラグ（AD
RF信号）等の判別信号により検出されたBSYNC信号が正
しいものであるか誤検出によるものかどうかを判別し
て、正しい時のみ再度カウンタ36,38を所定の値にセッ
トする（SET2信号）。このように検出同期信号DSYNCを
基準に補正される窓カウンタ36をデコーダ回路37により
デコードして第２図で示したIDコード，ブロックアドレ
スBADRのラッチクロックIDCK,ADRCKを生成し、かつパリ
ティのチェック用クロックPTCKを所定のタイミングで生
成するとともに前述した検出窓を開く信号WD0,閉じる信
号WD1および検出窓内でDSYNC信号が検出されなかった場
合のNSYNC信号をデコードして生成する。この窓カウン
タは、第２図でも示したように、１ブロック360ビット
からなる周期でDSYNCが検出される場合、分周を360以
上、たとえば最大370で分周させるようにし、検出窓は
±３ビットの長さを持ちかつ正常時にはその中央でDSYN
Cを検出するようにするためWD0信号は窓カウンタの357
の位置をデコードして生成し、WD1は363をデコードして
生成する。本来BSYNCは360の位置で検出され、同期化回
路においてCSYNCはさらに１クロック遅れるためSET1信
号により２をロードするとともに検出窓を閉じる。また
BSYNCが検出されないときは、窓カウンタはSET1信号が
入らず、カウントを続けるため364に達したとき、WD1信
号が生成され、検出窓は閉じるとともに、さらにたとえ
ば367に達したとき、NSYNC信号を発生させ、窓カウンタ
は８をロードすることにより360分周を保つようにす
る。また保護カウンタは定常的に１ブロックの長さであ
る360分周を保つようにし、かつフラグ処理によって信
頼できる検出同期信号を判別して補正をかける（SET0,S
ET2,SET3）。さらにこの保護カウンタからデコードする
ことにより、１ブロックの周期およびそのタイミングが
保護されたクロックPCKを生成する。

本発明の特徴は、従来、DSYNCをマスタークロックMCKに
同期化させ、MCKに同期したBSYNCにより窓カウンタおよ
び保護カウンタ補正あるいは同期させ、ビットカウン
タ，ワードカウンタは他の方法および回路で同期させて
いたものを、前述したようにDSYNCを検出窓と比較し、
再生クロックに同期したBSYNCを生成して、これにより
再生クロックで動作するビットカウンタ33およびワード
カウンタ34を同期させるとともにMCKで動作する窓カウ
ンタ36および保護カウンタ38を同期、あるいは補正させ
るもので、このため同期化回路により、BSYNCをMCKに同
期化させたCSYNCを生成して窓カウンタ、保護カウンタ
を制御する。すなわち、BSYNC信号の検出有無によりビ
ットカウンタ，ワードカウンタ，窓カウンタ，保護カウ
ンタを同時に同期，補正の制御をかけるものである。こ
れにより、同期信号検出による各カウンタへの同期処理
とフラグ処理回路のフラグ処理動作を確実に行なうこと
ができる。

次に本発明による同期回路の同期信号検出回路および同
期化回路の一実施例を含む周辺の回路図を第４図に示
し、第５図のタイミング図によりその動作を詳細に説明
する。図中第３図と同一信号名は同一機能を有する同一
信号であり、413は第３図シリアル−パラレル変換回路4
1を構成するシフトレジスタ、421はラッチ回路、また、
同期信号検出回路はゲート311〜315およびラッチ回路31
6で構成され、同期化回路はゲート321,322,324,325、シ
フトレジスタ323、ラッチ回路326で構成される。さら
に、ゲート3571、ラッチ回路3572は第３図フラグ処理回
路35の一部分を構成するBSYNC検出回路であり、ゲート4
12およびシフトレジスタ411はNRZI変調された再生信号
をNRZ信号に変換する復調回路の一部分である。まず入
力端子41Aから再生クロック（Ｂ）に同期した再生信号
（Ｃ）が入力され、NRZ変換されたゲート412の出力信号
がシフトレジスタ413に順次取り込まれる（Ｄ）。この
とき再生信号は８ビットデータを10ビットコードに変調
されており、この同期信号である“1100010001"あるい
は“0100010001"パターンをゲート311〜315によりデコ
ードして検出し（Ｆ）、ラッチする（DSYNC）。このDSY
NCをゲート3571により検出窓とのタイミング比較を行な
い、検出窓内に発生するDSYNCを検出してBSYNCを生成す
る。ここで生成したBSYNCは再生クロックに同期した信
号であり、これにより、ビットカウンター33およびワー
ドカウンタ34の同期を行なう（（Ｐ）,BSET）．このBSY
NCによりゲート321,322で構成するセット−リセットフ
リップフロップ回路をセットし（Ｊ）、この出力をシフ
トクロックがMCKであるシフトレジスタ323に入力し、シ
フトする（Ｋ），（Ｌ）。この結果ゲート324,325およ
びMCKで動作するラッチ回路326によりBSYNCが検出され
たときのみ、MCKに同期したCSYNCを生成する（Ｍ），
（Ｎ）。このCSYNCにより窓カウンタおよび保護カウン
タの同期、あるいは補正を行ない（SET1,SET3）、ワー
ド単位で同期されたビットカウンタをデコードして生成
したラッチクロックSCK（Ｑ）により、（Ｄ）をさらに
１ビットシフトした再生データ（Ｅ）を第２図（ｂ）に
示した所定の１ワード,10ビット単位でラッチする（LT
H）。

ここで検出窓は、窓カウンタの357から362まで６クロッ
ク分開くようにしているのは、同期化による１クロック
分の検出誤差およびタイミングジッタによるDSYNC検出
の位置が正常時に対して±0.5％程度の位置ずれに対し
ても検出できるようにするためであり、正常時のDSYNC
が検出窓の中央で検出されるように窓を開ける。この結
果、第５図（Ｈ）で示した位置、すなわち正常時０に対
して−３クロック、または＋２クロックずれた位置でDS
YNCが検出された場合のみBSYNCを生成し、同期化を施し
たCSYNCはさらに１クロック遅れる。このため、ビット
カウンタを同期させる信号BSETに対し、窓カウンタ，保
護カウンタを同期，補正するSET1,SET3信号は１クロッ
ク遅れ、この信号はCSYNCが検出窓の内外に係わらず、
窓カウンタまたは保護カウンタを“2"にセットする。ま
た検出窓内にDSYNCが検出されないときは、BSYNC,CSYNC
が生成されず、SET1,SET3信号も生成されない。このた
め、窓カウンタは363以上をカウントし、367に達したら
NSYNC信号を生成して“8"をロードする（NSET）。これ
によりDSYNC欠落時にも１ブロックの長さである360ビッ
ト周期を保つ。

以上により、再生クロックがタイミングジッタを待ち、
デューティー比が保証されていなくとも、MCKおよび再
生クロックで動作する各カウンタを検出窓内で検出され
たBSYNCのみにより確実に制御し、しかもBSYNC検出の有
無と、同期化されたCSYNCの有無とが完全に一致するた
め、CSYNCで制御するフラグ処理回路の処理動作と、各
カウンタへの制御とが完全に対応でき、誤動作のないよ
り忠実な同期信号の検出保護を行なうことができる。

なお、第４図においてシリアル−パラレル変換回路413
は、入力端子41Cからシリアル−パラレル制御信号S/Pを
入力することにより、再生時にシリアル入力、記録時に
は所定の10ビット周期で変調データをパラレルロード
し、次にロードされるまでの９ビットをシフトして記録
信号をシリアル出力することにより、記録再生兼用にす
ることができる。

〔発明の効果〕

本発明によれば信号処理内部のマスタークロックおよび
再生信号から生成する再生クロックによって動作する同
期回路内部の複数の各カウンタおよびフラグ処理回路の
制御を検出窓内で検出される検出同期信号（BSYNC）の
みによりそれぞれのクロックに同期したタイミングで確
実に制御できるので、誤動作のないより忠実な同期信号
の検出保護を行なうことができる。

【図面の簡単な説明】

第１図は本発明による一実施例を示す回路ブロック図、
第２図は記録信号のデータフォーマット図、第３図は本
発明による同期回路の一実施例を示す回路ブロック図、
第４図は本発明による同期回路の同期化回路の一実施例
の回路図、第５図は本発明による同期回路の動作を示す
タイミング図である。 31……同期信号検出回路、 32……同期化回路、 33……ビットカウンタ、 34……ワードカウンタ、 35……フラグ処理回路、 36……窓カウンタ、 38……フラグ処理回路、 DSYNC……再生信号から同期信号を検出した状態を示す
信号、 BSYNC……検出窓内にDSYNCを検出した状態を示す信号、 CSYNC……BSYNCを信号処理回路内部のマスタークロック
に同期化した信号。

Claims

【特許請求の範囲】

【請求項１】複数ビットで１ワードが構成されているデ
ータを、所定ワード数単位に分割し、該所定ワード数の
データにブロック同期信号を付加して１ブロックとし、
該ブロック単位で記録されたデータを再生する際に、再
生信号より前記同期信号に同期してデータの検出を行う
同期回路において、前記再生信号に同期した第１のクロックを用いて前記デ
ータのワードに同期したタイミング信号を生成する第１
のタイミング信号生成回路と、所定の周期の第２のクロックを用いて前記ブロック同期
信号が検出されるべき所定のタイミング近傍で開閉する
検出窓信号を生成する第２のタイミング信号生成回路
と、該検出窓信号が開いている時に、前記第１のクロックに
より前記ブロック同期信号を検出し、第１の同期検出信
号を生成する検出回路と、該第１の同期検出信号より前記第２のクロックに同期し
た第２の同期検出信号を生成する同期化回路とを有し、前記第１のタイミング生成回路は、前記第１の同期検出
信号を基準としてタイミングを生成し、前記第２のタイ
ミング生成回路は、前記第２の同期検出信号を基準とし
てタイミングを生成することを特徴とする同期回路。