JPS62183064A

JPS62183064A - 同期回路

Info

Publication number: JPS62183064A
Application number: JP2372386A
Authority: JP
Inventors: Masahiro Ito; 雅博伊藤; Hiroo Okamoto; 宏夫岡本; Hiroyuki Kimura; 寛之木村; Takaharu Noguchi; 敬治野口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-02-07
Filing date: 1986-02-07
Publication date: 1987-08-11
Anticipated expiration: 2010-05-17
Also published as: JPH0746477B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明はＰＣＭ信号の再生装置に係り、特に同期回路に
用いて好適なディジタル信号処理回路に関する。

〔従来技術〕

従来の同期回路は、ｔ￥！ｊ開昭５８−４３９３１１号
に記載のよ５に、同期信号の検出信号を信号処理回路内
部で発生させるマスタークロックに同期化させ。

この信号が検出窓内で検出された場合の検出イど号でも
って同期化回路内部のフラグ処理および各カラ／りの同
期あるいは補正を行なってし・た。

しかし、高密度記録のために、たとえば８ビツトの信号
パターンを１０ビツトの信号パターンにコード変換（デ
ィジタル変調）して記録するようなンステムの場合、再
生時に所定の８ビツトをカウントして１ワードとなすま
では、再生クロックにより動作するカウンタが必要とな
り、同期信号の欠落、誤検出時に行なう補正処理は、信
号処理内部のマスタークロックによって動作させる必要
がある。このように１つの基準信号から互いに異なるク
ロ〜りで動作する各回路を同時に制御する必要がある場
合については配慮されていなかった。

〔発明が解決しようとする問題点〕

上記従来技術は、同期回路において再生クロックおよび
信号処理回路内部で発生させるマスタークロツタにより
動作するカウンタが混在する場合。

各カウンタおよびこれらカウンタへの同期、補正処理を
判別、１１８択するフラグ処理回路への処理動作タイミ
ングが非同期となる点について配慮されておらず、再生
クロックに同期した同期信号の検出信号をマスタークロ
・りに同期化させた信号でもって各カウンタおよびフラ
グ処理回路への処理動作を行なう際に非同期タイミング
によって各カウンタへの処理とフラグ処理回路の処理と
が対応しない、あるいは全てのカウンタへの処理動作が
行なわれないといった誤動作を起こす問題があった。

本発明の目的は上記問題点を改善し、誤動作のないより
忠実な同期信号の検出保護を行なう同期回路を提供する
ことにある。

〔問題点を解決ｒるための手段〕

上記目的は、検出窓内で検出される同期信号の検出信号
でもって再生クロｌりにより動作する各回路を制御する
とともに、この検出信号をマスタークロツタに同期化さ
せた信号で、マスタークロックにより動作するカウンタ
およびフラグ処理回路を制御することにより達成される
。

〔作用〕

信号処理内部のマスタークロックおよび再生信号から生
成する再生りｏ　＋７りによって動作する複数の各カウ
ンタおよびフラグ処理回路の制御で。

検出窓内で検出される同期信号の検出信号のみにより、
それぞれのクロックに同期したタイミングで制御するの
で誤動作することがない。

〔実施例〕

以下１本発明の一実施例を第１図および第２図により説
明する。第１図は回転ヘッドを用いたＰＣＭ再生装置の
回路ブＯ＋／り図であり、第２図は記録時に生成される
データ信号の構成を示した記録信号フォーマットである
。第２図において２は記録テープであり、２４は回転ヘ
ッドがテープに接触する９０°の間に記録される１トラ
ンクの信号構成を示したトラックフォーマット図である
。この１トラツクの構成は、（７！＋に図示したように
記録する信号をＰＣＭ領域とサブコード領域（ＳＯＢ−
１゜５ＵＢ−２）とに分割し、トラッキングサーボのた
めの信号ＡＴＦ＋　、　ＡＴＦ２とからなる。さらにＰ
ＣＭ領域は１２８個のブロック、５ＵＢ１．５ＵＢ２は
それぞれ８個のブロックからなる。１ブロツクの構成は
（ｂｌで示したように同期信号Ｓ１ワード、情報コード
ＩＩＪ１ワード、ブロックアドレスＢＡ　１ワード。

パリティコードＰ１ワードとデータＷＯ〜Ｗ５１３２ワ
ードの全部で５６ワードからなる。ここでＩｔ）はサン
プリング周波数や量子化ビット数、テープ速度環、記録
時のモードを再生時に再現するために設けられた情報コ
ードである。ブロックアドレスｔ３Ａは、各ブロックに
それぞれ割り当てられたアドレス信号であり、　ＰＣＭ
領域ではＯ〜７Ｆ、５ＵＢｔ領域では８０〜８７　、５
ＵＨ２領域では８８〜８Ｆのように割当て、最上位のビ
ットは０でＰＣＭ領域、１でサブコード領域となる。ま
た、パリティコードＰは前記したＩｔ）　、　ＢＡの２
ワードの各ビットを法２の加算を行なうことにより生成
する単純パリティコードである。データＷＯ〜ＷＡ＋は
記録時に入力されたＰＣＭ信号または誤り訂正用の符号
から構成されている。このように記録された信号を再生
する本実施例の構成りよび動作を次に説明する。

第１図１は磁気ヘッドが取付けられた回転シリンタ、２
は磁気テープ、２２は再生アンプ、２１は回転系、テー
プ速行系およびトラヴキング用のサーボ回路、１０は再
生系の各回路を動作させるのに必要なタイミングを生成
する回路、２３は発振器である。磁気テープから読み出
された再生信号は、同期回路６において同期信号の検出
および欠落時の保護等によってワード単位の同期をとる
とともに。

復調回路４により復調する。この復調データから記録時
に付加したパリティをパリティチェック回路５でチェッ
クし、アドレスラッチ回路６およびＩｔ）コードラッチ
回路７でブロックアドレスとＩＤコードとをラッチする
。ラッチしたＩＤコードはさらにＩＤコード検出回路８
でその信頼性をチェックし、現在の再生モードたとえば
サンプリング周波数やテープ速度等のモードを判別して
必要タイミングを変化させる。また、パリティチェック
の結果は検出した同期信号および２ブロツクアドレスの
信頼性を評価する１要因として同期信号の検出保護に用
いるとともにアドレス回路９にＳけるブロックアドレス
検出保護の際の１条件とする。

さらに取込んだブロックアドレスＢＡは後述する誤り検
出訂正処理用のメモリーアクセスアドレスＣＡと大小比
較することにより、アドレスの誤検出によってメモリー
上訂正後のデータを書き換えることのない機制御する。

またデータの先頭時がドロップアウト等により欠落した
場合には誤り検出訂正処理における誤検出、誤訂正の発
生確率を抑えるためにメモリーに書き込むデータをセッ
トする（ＰＲ８ＥＴ出力）このようにアドレス回路９で
検出保護したプロづクアドレスを再生アドレス生成回路
１７でメモリーに書き込むアドレスを生成し、復調デー
タとともにインターフェース１１　、１６を介してメモ
リー１２（たとえばＲＡＭ　）に書き込む。

メモリーに書き込まれたデータは次に訂正アドレス生成
回路１Ｂによって読み出され、訂正回路１３で誤りの検
出訂正および補間を行なって再びメモリーに書き込み、
出力アドレス生成回路１９によって訂正後のデータを読
み出してυ／Ａ変換回路１４によりアナログ信号に変換
して出力する。

本発明による同期回路の一実施例を第３図により説明す
る。図中第１図と同一符号は同一機能を有する同一内容
である。同期回路は図中３１〜３９で構成され、３１は
再生信号から同期パターンを検出する同期信号検出回路
、３５は同期信号の検出、保護のために各種フラグを生
成、処理し、各種カウンター５５　、５４　、５６　、
５８を同期、補正するフラグ処理回路、３２は再生クロ
ックにより検出した同期信号を内部クリスタルによるマ
スタークロククＭＣＫに同期させるための同期化回路、
３３は再生クロックにより１ワード、たとえば１０ビツ
トごとに分周するビットカウンター、３４は再生信号か
らワード単位で抽出されたデータ数をカウントするワー
ドカウンタ、６６は同期信号の検出窓および各種タイミ
ングクロックを生成するための窓カウンタ％３７は前記
タイミングクロック生成のためのデコーダ回路、５８は
同期信号検出サイクルを保護するために１ブロツク、た
とえば５６０ビツトごとに分周してカラントスるカウン
ター、６９は保護されたクロックＰＣＫ生成のためのデ
コーダ回路である。また図中４１は再生時忙再生される
シリアル信号をパラレル信号に、記録時は変調されたパ
ラレル信号をシリアル信号に変換する変換回路、４２は
再生信号をワード単位で取り込むラッチ回路、４３は復
調回路、４５は復調されたデータをラッチするラッチ回
路、４４は復調時に所定のデータ以外の信号をエラーと
して検出する復調エラー検出回路である。

同期信号検出回路３１により、再生信号から検出された
同期信号ＤＳＹＮＣはフラグ処理回路３５によって所定
のタイミングで生成される検出窓とのタイミング比較を
行ない、検出窓内で検出された信号をＨ８ＹＮＣ信号と
して再生りａツクにより動作するビットカウンタ３５お
よびワードカウンタ３４にワード同期をかける。このＢ
ＳＹＮＣ信号は再生クロックに同期しており、これをさ
らに同期化回路３２により内部クリスタルによるマスタ
ークロックＭＣＫに同期化させた信号Ｃ３ＹＮ（、：を
生成する。このＣ３ＹＮＣ信号によりマスターフ０ツク
ＭＣＫによって動作する窓カウンタ３６および保護カウ
ンタ３８を所定値にセクトする。（ＳＥＴＯ，５ＥＴ１
．５ＥＴ３信号）またフラグ処理回路はたとえば復調時
のエラーフラグ（ＥＦ倍信号、記録時に付加されている
パリティコードのチェック結果であるパリティフラグ（
Ｐ信号）、検出したブロックアドレス値が第１図で示し
た誤り訂正処理を施すためにメモリーをアクセスするア
ドレスに先行した適当な値であるかどうかの比較結果で
あるアドレスフラグ（ＡＤＩ信号）等の判別信号により
検出されたＢＳ　ＹＮＣ信号が正しいものであるか誤検
出によるものかどうかを判別して、正し℃・時のみ再度
カウンタ３６　、５Ｂを所定の値にセ・ノドする（ＳＥ
Ｔ２信号）。

このように検出同期信号１３８ＹＮｅを基準に補正され
る窓カウンタ３６をデコーダ回路３７によりデコードし
て第２図で示したＩＤコード、ブロックアドレスＢＡＩ
ＪＲのラヅチクロヴクＩｔ）ＣＫ　、　ＡＩＪルＣＫを
生成し、かつパリティのチェック用クロックＰＴ（？Ｋ
を所定のタイミングで生成するとともに前述した検出窓
を開く信号ＷＬｌｎ、閉じる信号ＷＬ）＋　および検出
窓内でＩＪｓＹＮｃ信号が検出されなかった場合のＮ５
ＹＮ（、’信号をデコードして生成する。この窓カウン
タは、第２図でも示したように、１プロ・Ｊり３６０ビ
ツトからなる周期で１）ＳＹＮＣが検出される場合１分
局を６６０以上、たとえば最大６７０で分周させるよう
にし、検出窓は±３ビットの長さを持ちかつ正常時には
その中央でＤＳＹＮＣを検出するようにするためＷυ０
信号は窓カウンタの３５７の位置をデコードして生成し
、ＷＤ＋は３６５をデコードして生成する。本来ＢＳＹ
ＮＣは３６０の位置で検出され、同期化回路においてＣ
３ＹＮＣはさらに１クロツク遅れるため５ＥＴ１信号に
より２をロードするとともに検出窓を閉じる。またＢＳ
ＹＮＣ：が検出されないときは、窓カウンタは８ｇＴ＋
信号が入らず、カウントを続けるため３６４に達したと
き、ＷＬ）Ｉ信号が生成され、検出窓は閉じるとともに
、さらにたとえば３６７に達したとき、　Ｎ５ＹＮＣ信
号を発生させ、窓カウンタは８をロードすることにより
３６０分周を保つようにする。また保護カウンタは定常
的に１ブロツクの長さである６６０分周を保つよ５ＫＬ
、かつフラグ処理によって信頼できる検出同期信号を判
別して補正をかける（ＳＥＴｏ　、５ＥＴ２，５ＥＴ５
　　）。さらにこの保護カウンタからデコードすること
により、１ブロツクの周期およびそのタイミングが保護
されたクロックＰＣＫを生成する。

本発明の特徴は、従来、ＢＳＹＮＣをマスタークロヴク
ＭＣＫに同期化させ、ＭＣＫに同期したＢＡＹＮＣによ
り窓カウンタおよび保護カウンタ補正あるいは同期させ
、ビットカウンタ、ワードカウンタは他の方法および回
路で同期させていたものを。

前述したようＫ　ＩＪｓＹＮｃを検出窓と比較し、再生
クロックに同期したＢ　Ｓ　ＹＮＣを生成して、これＫ
より再生り０ツクで動作するビットカウンタ３３および
ワードカウンタ３４を同期させるとともにＭＣＫで動作
する窓カウンタ３６および保護カウンタ３８を同期、あ
るいは補正させるもので、このため同期化回路尾より、
ＢＳＹＮＣをＭＣＫに同期化させたＣ３ＹＮＣを生成し
て窓カウンタ、保護カウンタを制御する。すなわち、Ｂ
ＳＹＮｅ信号の検出有無によりビットカウンタ、ワード
カウンタ、窓カウンタ。

保護カウンタを同時に同期、補正の制御をかげるもので
ある。これにより、同期信号検出九よる各カウンタへの
同期処理とフラグ処理回路のフラグ処理動作を確実に行
なうことができる。

次に本発明による同期回路の同期信号検出回路および同
期化回路の一実施例を含む周辺の回路図を第ｄｋ示し、
第５図のタイミング図によりその動作を詳細に説明する
。図中第３図と同一信号名は同一機能を有する同一信号
であり、４１３は第３図シリアル−パラレル変換回路４
１を構成するシフトレジスタ、４２１はラッチ回路、ま
た、同期信号検出回路はゲート３１１〜３１５オよびラ
ッチ回路３１６で構成され、同期化回路はゲート３２１
　、３２２゜３２４　、５２５　、シフトレジスタ６２
３．ラッチ回路５２６で構成される。さらに、ゲー）　
３５７１　、　ラッチ回路３５７２は第３図フラグ処理
回路５５の一部分を構成する１３８ＹＮｃ検出回路であ
り、ゲート４１２およびシフトレジスタ４１１はＮ几Ｚ
Ｉ変調された再生信号をＮル２信号に変換する復調回路
の一部分である。まず入力端子４１Ａかも再生クロック
■に同期した再生信号−が入力され、　Ｎｌ七２変換さ
れたゲ−）４１２の出力信号がシフトレジスタ４１３に
順次取り込まれる（１））。このとき再生信号は８ビツ
トデータを１０ビツトコードに変調されており、この同
期信号であるｊ　１０００１０００１あるいは０１００
０１０００１　　パターンをゲート３１１〜３１５によ
りデコードして検出しくｂ、ラッチする（　ＩＪｓＹＮ
ｃ　）。このＤＳＹＮにをゲート３５７１により検出窓
とのタイミング比較を行ない、検出窓内に発生するＤＳ
ＹＮＣを検出してＢＳＹＮＣを生成する。ここで生成し
たＢＳＹＮＣは再生クロックに同期した信号であり、こ
れにより、ビットカウンター３３およびワードカウンタ
３４の同期を行なう（（Ｐｉ　、　ＢＳＥＴ　）。この
ＢＳＹＮＣによりゲート３２１　、３２２で構成するセ
ット−クセ９トフリツ１フ０９１回路をセットしσ）、
この出力をシフトクロｌりがＭＣＫであるシフトレジス
タ３２３に入力し、シフトする（Ｋ１．（Ｌｊ、この結
果デー）　５２４　、３２５およびＭＬ’にで動作する
ランチ回路３２６によりＢＳＹＮＣが検出されたときの
み。

ＭＣＫに同期したＣ３ＹＮＣを生成する酌、函。このＵ
ＳＹＮＣにより窓カウンタおよび保護カウンタの同期、
あるいは補正を行ない（ＳＥＴ＋　、　５ＥＴ５　）ワ
ード単位で同期されたビットカウンタをデコードして生
成したラッチクロックＳ（、：ＫＱにより、（Ｖ）をさ
らに１ビツトシフトした再生データ（ねを第２図（ｈｌ
に示した所定の１ワード、１０ビット単位でラッチする
（　Ｌ、ＴＨ）。

ここで検出窓は１ｇカウンタの３５７から３６２まで６
クロツク分開くようにしているのは、同期化による１ク
ロツク分の検出誤差およびタイミングジ〜りによるυＳ
　ＹＮＣ検出の位置が正常時に対して士α５％程度の位
置ずれに対しても検出できるようにするためであり、正
常時のＩＪＳＹＮＣが検出窓の中央で検出されるように
窓を開ける。この結果、第５図０で示した位置、すなわ
ち正常時０に対して一３クロック、または＋２クロツク
ずれた位置で１．）ＳＹＮＣが検出された場合のみＢＳ
ＹＮＣを生成し、同期化を施したＣ３ＹＮＣはさらに１
クロック遅れる。このため、ビットカウンタを同期させ
る信号ＢＳＥＴに対し、窓カウンタ、保護カウンタを同
期、補正するｓＥ’ｒ１　、５ＥＴ３信号は１クロック
遅れ、この信号はＣ３ＹＮＣが検出窓の内外に係わらず
、窓カウンタまたは保護カウンタを２にセットする。ま
た検出窓内にＬ）ＳＹＮＬ：が検出されないときは、　
ＢＳＹＮＣ、ｅｓＹＮｃが生成されず、ｌＴ１゜５ＥＴ
３信号も生成されない。このため、窓カウンタは３６３
以上をカウントし、３６７に達したらＮ５ＹＮＣ信号を
生成して！８′′をロードする（ＮＳＥ’ｒ）。

これによりＩＪｓＹＮＵ欠落時にも１ブロツクの長さで
ある３６０ビット周期を保つ。

以上により、再生フロックがタイミング比較タを待ち、
デー−ティー比が保証されていなくとも。

ＭＵＫおよび再生クロックで動作する各カウンタを検出
窓内で検出されたＢＳＹＮＣのみにより確実に制御し、
しかもＢＳＹＮＣ検出の有無と、同期化されたＣ３ＹＮ
Ｃの有無とが完全に一致するため、Ｃ３ＹＮＣで制御す
るフラグ処理回路の処理動作と。

各カウンタへの制御とが完全に対応でき、誤動作のない
より忠実な同期信号の検出保護を行なうことができる。

なお、第４図においてシリアル−パラレル変換回路４１
３は、入力端子４１Ｃからシリアル−パラレル制御信号
Ｓ／Ｐを入力することにより、再生時にシリアル人力、
記録時には所定の１０ビット周期で変調データをパラレ
ルロードし１次にロードされるまでの９ビツトをシフト
して記録信号をシリアル出力することにより、記録再生
兼用にすることができる。

〔発明の効果〕

本発明によれば信号処理内部のマスタークロックおよび
再生信号から生成する再生クロックによって動作する同
期回路内部の複数の各カウンタおよびフラグ処理回路の
制御を検出窓内で検出される検出同期悟号（ＢＳＹＮＣ
’）のみによりそれぞれのフロックに同期したタイミン
グで確実に制御できるので、誤動作のないより忠実な同
期信号の検出保護を行なうことができる。

【図面の簡単な説明】

第１図は本発明による一実施例を示す回路フロック図、
第２図は記録信号のデータフォーマット図、第３図は本
発明による同期回路の一実施例を示す回路ブロック図、
第４図は本発明による同期回路の同期化回路の一実施例
の回路図、第５図は本発明による同期回路の動作を示す
タイミング図である。５１・・・同期信号検出回路。５２・・同期化回路。６３・・・ビットカウンタ。５４・・・ワードカウンタ。３５・・・フラグ処理回路、３６・・・窓カウンタ。５８・・・フラグ処理回路。ＤＳＹＮＣ・・・再生信号から同期信号を検出した状態
を示す信号、ＢＳ　ＹＮＣ：・・・検出窓内に［）ＳＹＮＣを検出し
た状態を示す信号。Ｃ３ＹＮ＜：、、、ＢＳＹＮＣ：を信号処理回路内部の
マスタークロックに同期化した信号。

Claims

【特許請求の範囲】１、データをブロック単位で分割すると共に、各ブロッ
クごとにブロック同期信号を付加し、複数ブロック単位
で記録されたデータの再生時に再生信号から該ブロック
同期信号を検出し、再生信号を所定の複数ビットからな
るワード単位で同期をかけて該ワード単位のデータを取
り込むためのタイミング信号を生成する同期回路におい
て、該ブロック同期信号を検出する回路と、第１のクロ
ックに同期し、該ワード単位に補正されるタイミング信
号を生成する第１のタイミング信号生成回路と、第２の
クロックに同期してタイミング信号を生成する第２のタ
イミング信号生成回路と、該ブロック同期信号が検出さ
れるべき所定のタイミング近傍で開閉する検出窓信号生
成回路と、該同期信号の検出状態を判別し、該第１また
は第２のタイミング信号生成回路を制御する判別回路と
、該第１のクロックに同期した信号を該第２のクロック
に同期させるための同期化回路とを設け、該同期化回路
は、上記検出窓信号により検出されたブロック同期信号
の検出信号を入力とすることを特徴とする同期回路。２、特許請求の範囲第１項において、前記検出窓信号に
より検出されるブロック同期信号の検出信号により、前
記第１のタイミング信号生成回路を制御し、前記同期化
回路の出力信号により前記判別回路および第２のタイミ
ング信号生成回路を制御することを特徴とする同期回路
。