JPH0746499B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH0746499B2 JPH0746499B2 JP59047831A JP4783184A JPH0746499B2 JP H0746499 B2 JPH0746499 B2 JP H0746499B2 JP 59047831 A JP59047831 A JP 59047831A JP 4783184 A JP4783184 A JP 4783184A JP H0746499 B2 JPH0746499 B2 JP H0746499B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- output terminal
- misfet
- mosfet
- electrode connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野の説明〕 本発明はMOSFETにより構成されるメモリ回路に適したセ
ンスアンプ回路に関する。
ンスアンプ回路に関する。
近年、MOSFETによるダイナミックメモリ回路においては
その大容量化に伴ない、小さな面積で実現できるメモリ
セルの開発が盛んである。そのようなメモリセルのうち
の幾つかは、２つの論理レベルに対応する２つの状態
を、読み出し時においてメモリセルを流れる電流の違い
により区別するものである。
その大容量化に伴ない、小さな面積で実現できるメモリ
セルの開発が盛んである。そのようなメモリセルのうち
の幾つかは、２つの論理レベルに対応する２つの状態
を、読み出し時においてメモリセルを流れる電流の違い
により区別するものである。
しかしながら、従来のMOSFET集積回路では電流の違いを
効果的に検出できる回路は知られていなかった。このた
め、従来は抵抗を用いて電流を電圧に変換し、電位の違
いを検出するセンスアンプを用いて２つの状態のうちの
いずれにあるかを検出していた。この場合、２つの状態
の電流差をΔＩ、また電流を流す抵抗をＲとすると、得
られる電位差ΔＶとΔI,Rとの間には、オームの法則よ
り次の関係が成立する。
効果的に検出できる回路は知られていなかった。このた
め、従来は抵抗を用いて電流を電圧に変換し、電位の違
いを検出するセンスアンプを用いて２つの状態のうちの
いずれにあるかを検出していた。この場合、２つの状態
の電流差をΔＩ、また電流を流す抵抗をＲとすると、得
られる電位差ΔＶとΔI,Rとの間には、オームの法則よ
り次の関係が成立する。
ΔＶ＝Ｒ×ΔＩ 従って、大きな電位差を得るためには抵抗値Ｒを大きく
しなければならない。
しなければならない。
しかしながら、MOS集積回路では抵抗を精度良く作成す
るのは困難であり、特に大きな抵抗値のもの程困難であ
る。したがって、MOS集積回路で上記検出回路を構成し
たときには抵抗値のばらつきにより、正しく動作しない
虞れがあった。
るのは困難であり、特に大きな抵抗値のもの程困難であ
る。したがって、MOS集積回路で上記検出回路を構成し
たときには抵抗値のばらつきにより、正しく動作しない
虞れがあった。
本発明は、この点に鑑み、電流の違いを検出するのに特
に適したセンスアンプ回路を提供することを目的とす
る。
に適したセンスアンプ回路を提供することを目的とす
る。
本発明は一端を第１の電源に接続し他端を第１の出力端
子に接続した第１の負荷素子と、ドレイン電極を前記第
１の出力端子に接続しソース電極を第２の電源に接続し
た第１のMISFETと、一端を前記第１の電源に接続し他端
を第２の出力端子に接続した第２の負荷素子と、ドレイ
ン電極を前記第２の出力端子に接続しソース電極を前記
第２の電源に接続した第２のMISFETと、ソース電極を前
記第１のMISFETのゲート電極に接続しゲート電極を前記
第２の出力端子に接続しドレイン電極を第１の入力端子
に接続した第３のMISFETと、ソース電極を前記第２のMI
SFETのゲート電極に接続しゲート電極を前記第１の出力
端子に接続しドレイン電極を第２の入力端子に接続した
第４のMISFETと、ドレイン電極を前記第１のMISFETのゲ
ート電極に接続しゲート電極をクロック入力端子に接続
しソース電極を前記第２の電源に接続した第５のMISFET
と、ドレイン電極を前記第２のMISFETのゲート電極に接
続しゲート電極を前記クロック入力端子に接続しソース
電極を前記第２の電源に接続した第６のMISFETとを具備
することを特徴とするセンスアンプ回路である。
子に接続した第１の負荷素子と、ドレイン電極を前記第
１の出力端子に接続しソース電極を第２の電源に接続し
た第１のMISFETと、一端を前記第１の電源に接続し他端
を第２の出力端子に接続した第２の負荷素子と、ドレイ
ン電極を前記第２の出力端子に接続しソース電極を前記
第２の電源に接続した第２のMISFETと、ソース電極を前
記第１のMISFETのゲート電極に接続しゲート電極を前記
第２の出力端子に接続しドレイン電極を第１の入力端子
に接続した第３のMISFETと、ソース電極を前記第２のMI
SFETのゲート電極に接続しゲート電極を前記第１の出力
端子に接続しドレイン電極を第２の入力端子に接続した
第４のMISFETと、ドレイン電極を前記第１のMISFETのゲ
ート電極に接続しゲート電極をクロック入力端子に接続
しソース電極を前記第２の電源に接続した第５のMISFET
と、ドレイン電極を前記第２のMISFETのゲート電極に接
続しゲート電極を前記クロック入力端子に接続しソース
電極を前記第２の電源に接続した第６のMISFETとを具備
することを特徴とするセンスアンプ回路である。
以下本発明の一実施例を第１図に従って説明する。
第１図において、デプレッション型のMOSFET1と３は負
荷素子として動作し、それぞれMOSFET2とMOSFET4と共に
インバータを構成する。MOSFET1と３及びMOSFET2と４は
それぞれ電気的特性の整合がとられている。待機時に
は、クロック入力端子13にはMOSFET7と８とを導通させ
る電位が印加されており、この結果MOSFET2と４とのゲ
ート電極が接続されている接続点18と19との電位は電源
15の電位VSSにほぼ等しい。従ってMOSFET2と４とは共に
遮断されていて２つの出力端子９と10とには共に電源14
の電位VDDが表われる。
荷素子として動作し、それぞれMOSFET2とMOSFET4と共に
インバータを構成する。MOSFET1と３及びMOSFET2と４は
それぞれ電気的特性の整合がとられている。待機時に
は、クロック入力端子13にはMOSFET7と８とを導通させ
る電位が印加されており、この結果MOSFET2と４とのゲ
ート電極が接続されている接続点18と19との電位は電源
15の電位VSSにほぼ等しい。従ってMOSFET2と４とは共に
遮断されていて２つの出力端子９と10とには共に電源14
の電位VDDが表われる。
動作時においては、クロック入力端子13の電位をMOSFET
7と８とを遮断する電位に変更する。入力端子11と12と
には比較すべき電流が加えられている。この電流はMOSF
ET5及びMOSFET6を通して流れ、それぞれ接続点18の浮遊
容量16及び接続点19の浮遊容量17を充電する。この結
果、接続点18と接続点19との電位は、電位VSSから電位V
DDに向って変化する。ここで容量16と容量17との値は等
しいものとする。一般にMOSFET集積回路において、容量
値は幾何学的形状でほぼ決定されるので抵抗値に比較し
はるかに制御が容易である。従って、この条件は容易に
満たすことができる。
7と８とを遮断する電位に変更する。入力端子11と12と
には比較すべき電流が加えられている。この電流はMOSF
ET5及びMOSFET6を通して流れ、それぞれ接続点18の浮遊
容量16及び接続点19の浮遊容量17を充電する。この結
果、接続点18と接続点19との電位は、電位VSSから電位V
DDに向って変化する。ここで容量16と容量17との値は等
しいものとする。一般にMOSFET集積回路において、容量
値は幾何学的形状でほぼ決定されるので抵抗値に比較し
はるかに制御が容易である。従って、この条件は容易に
満たすことができる。
今、仮に入力端子11に加えられている電流の方が入力端
子12に加えられている電流より大きいものとする。この
場合、接続点18の電位は接続点19の電位に比較して速く
変化する。この結果、やがてMOSFET2が導通し、出力端
子９の電位が下がる。これによりMOSFET6が遮断し、容
量17の充電は止まり従って接続点19の電位上昇も止ま
る。このようにして、出力端子10の電位はVDDのままで
あり、出力端子９の電位はVSSに近い値になり、入力端
子11に加えられている電流の方が大きいことを検出でき
る。反対に入力端子12に加えられている電流の方が、入
力端子11に加えられている電流よりも大きい場合は、同
様にして出力端子９の電位がVDD、出力端子10の電位がV
SSに近い値になる。
子12に加えられている電流より大きいものとする。この
場合、接続点18の電位は接続点19の電位に比較して速く
変化する。この結果、やがてMOSFET2が導通し、出力端
子９の電位が下がる。これによりMOSFET6が遮断し、容
量17の充電は止まり従って接続点19の電位上昇も止ま
る。このようにして、出力端子10の電位はVDDのままで
あり、出力端子９の電位はVSSに近い値になり、入力端
子11に加えられている電流の方が大きいことを検出でき
る。反対に入力端子12に加えられている電流の方が、入
力端子11に加えられている電流よりも大きい場合は、同
様にして出力端子９の電位がVDD、出力端子10の電位がV
SSに近い値になる。
第１図の実施例に於て、出力端子９の電位がVSSに近く
なり、MOSFET6が遮断状態になっている時にも、MOSFET6
のリーク電流が大きい場合には少しずつ容量17が充電さ
れ、やがてMOSFET4が導通してしまい本来VDDであるべき
出力端子10の電位がVSSに近い電位に変化し出力端子９
と10間の電位差が小さくなり充分時間が経った後には零
になることが考えられる。
なり、MOSFET6が遮断状態になっている時にも、MOSFET6
のリーク電流が大きい場合には少しずつ容量17が充電さ
れ、やがてMOSFET4が導通してしまい本来VDDであるべき
出力端子10の電位がVSSに近い電位に変化し出力端子９
と10間の電位差が小さくなり充分時間が経った後には零
になることが考えられる。
このようなリーク電流が大きい場合にも動作する本発明
の別の実施例を第２図に示す。
の別の実施例を第２図に示す。
第２図の回路は第１図の回路に、さらにMOSFET21と26、
及びMOSFET23と24とからなるインバータとMOSFET25と26
とからなるインバータを付け加えたものである。
及びMOSFET23と24とからなるインバータとMOSFET25と26
とからなるインバータを付け加えたものである。
以下第２図の回路の動作を説明する。一例として入力端
子11に加えられる電流の方が入力端子12に加えられる電
流よりも大きい場合を考える。この場合前述の通り、出
力端子９の電位がVSSに近い値となりMOSFET6を遮断す
る。この時に同時にMOSFET26も遮断され、接続点28の電
位はVDDになり、遮断状態にあったMOSFET22を導通状態
にする。MOSFET22はMOSFET6のリーク電流の有無にかか
わらず接続点19の電位をVSSに近い値に保ち従ってMOSFE
T4が導通することはない。
子11に加えられる電流の方が入力端子12に加えられる電
流よりも大きい場合を考える。この場合前述の通り、出
力端子９の電位がVSSに近い値となりMOSFET6を遮断す
る。この時に同時にMOSFET26も遮断され、接続点28の電
位はVDDになり、遮断状態にあったMOSFET22を導通状態
にする。MOSFET22はMOSFET6のリーク電流の有無にかか
わらず接続点19の電位をVSSに近い値に保ち従ってMOSFE
T4が導通することはない。
本発明のさらに他の実施例を第３図に示す。
第３図の回路は第１図の回路にさらにMOSFET31,32,33,3
4が付け加えられている。
4が付け加えられている。
以下、一例として入力端子11に加えられる電流の方が入
力端子12に加えられる電流よりも大きい場合を考える。
この場合出力端子９の電位が変化した場合MOSFET31が遮
断され、接続点18の電位がそれ以上に上昇しないように
する。これは動作が終って再び待機状態に戻すためにク
ロック入力端子13の電位を変化させてMOSFET7と８を導
通状態にさせて容量16を放電させる時の放電時間を短く
し、待機状態への復帰を早くさせるためである。この時
は、出力端子９の電位はMOSFET31を遮断させるのに必要
な電位までしか変化しない。従ってMOSFET6を遮断させ
るためにはMOSFET34が必要である。MOSFET34は接続点37
と38との間に閾値電圧分の電位差を生じさせ、接続点37
の電位に従って接続点19の電位が接続点18の電位に比べ
充分VSSに近い状態でMOSFET6を遮断状態にし、接続点19
の電位が上昇してMOSFET4を導通させるのを阻止する。
力端子12に加えられる電流よりも大きい場合を考える。
この場合出力端子９の電位が変化した場合MOSFET31が遮
断され、接続点18の電位がそれ以上に上昇しないように
する。これは動作が終って再び待機状態に戻すためにク
ロック入力端子13の電位を変化させてMOSFET7と８を導
通状態にさせて容量16を放電させる時の放電時間を短く
し、待機状態への復帰を早くさせるためである。この時
は、出力端子９の電位はMOSFET31を遮断させるのに必要
な電位までしか変化しない。従ってMOSFET6を遮断させ
るためにはMOSFET34が必要である。MOSFET34は接続点37
と38との間に閾値電圧分の電位差を生じさせ、接続点37
の電位に従って接続点19の電位が接続点18の電位に比べ
充分VSSに近い状態でMOSFET6を遮断状態にし、接続点19
の電位が上昇してMOSFET4を導通させるのを阻止する。
以上各実施例において、容量16,17としては浮遊容量を
考えたが、これは必要に応じて別に容量素子を付け加え
て構わない。また実際に出力電位を発生させる回路とし
てはMOSFET1と２またはMOSFET3と４とからなる単純なイ
ンバータ回路を用いているが、これはより利得の高いカ
スコード増幅回路やシュミット・トリガ回路を用いた方
が良い特性が得られる場合がある。以上実施例ではMOSF
ETを用いた場合について説明したが、一般にMISFETであ
れば同様に適用できる。
考えたが、これは必要に応じて別に容量素子を付け加え
て構わない。また実際に出力電位を発生させる回路とし
てはMOSFET1と２またはMOSFET3と４とからなる単純なイ
ンバータ回路を用いているが、これはより利得の高いカ
スコード増幅回路やシュミット・トリガ回路を用いた方
が良い特性が得られる場合がある。以上実施例ではMOSF
ETを用いた場合について説明したが、一般にMISFETであ
れば同様に適用できる。
以上述べた如く、本発明によれば、電流差を、抵抗を通
して電位差に変換することなしに、検出増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ンプ回路を得ることができるので、電流検出型のメモリ
セルを用いたMISダイナミックRAMにおいて大きな効果が
ある。
して電位差に変換することなしに、検出増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ンプ回路を得ることができるので、電流検出型のメモリ
セルを用いたMISダイナミックRAMにおいて大きな効果が
ある。
第１図、第２図、第３図はいずれも本発明の実施例を示
す回路図である。 1,2,3,4,5,6,7,8,21,22,23,24,25,26,31,32,33,34……M
OSFET、9,10……出力端子、11,12……入力端子、13……
クロック入力端子、14,15……電源、16,17……容量。
す回路図である。 1,2,3,4,5,6,7,8,21,22,23,24,25,26,31,32,33,34……M
OSFET、9,10……出力端子、11,12……入力端子、13……
クロック入力端子、14,15……電源、16,17……容量。
Claims (1)
- 【請求項１】一端を第１の電源に接続し他端を第１の出
力端子に接続した第１の負荷素子と、ドレイン電極を前
記第１の出力端子に接続しソース電極を第２の電源に接
続した第１のMISFETと、一端を前記第１の電源に接続し
他端を第２の出力端子に接続した第２の負荷素子と、ド
レイン電極を前記第２の出力端子に接続しソース電極を
前記第２の電源に接続した第２のMISFETと、ソース電極
を前記第１のMISFETのゲート電極に接続しゲート電極を
前記第２の出力端子に接続しドレイン電極を第１の入力
端子に接続した第３のMISFETと、ソース電極を前記第２
のMISFETのゲート電極に接続しゲート電極を前記第１の
出力端子に接続しドレイン電極を第２の入力端子に接続
した第４のMISFETと、ドレイン電極を前記第１のMISFET
のゲート電極に接続しゲート電極をクロック入力端子に
接続しソース電極を前記第２の電源に接続した第５のMI
SFETと、ドレイン電極を前記第２のMISFETのゲート電極
に接続しゲート電極を前記クロック入力端子に接続しソ
ース電極を前記第２の電源に接続した第６のMISFETとを
具備することを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047831A JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047831A JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193192A JPS60193192A (ja) | 1985-10-01 |
| JPH0746499B2 true JPH0746499B2 (ja) | 1995-05-17 |
Family
ID=12786297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047831A Expired - Lifetime JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746499B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
| EP0078338B1 (de) * | 1981-10-30 | 1986-02-05 | Ibm Deutschland Gmbh | FET-Speicher |
-
1984
- 1984-03-13 JP JP59047831A patent/JPH0746499B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193192A (ja) | 1985-10-01 |
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