JPH0746702B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0746702B2 JPH0746702B2 JP61179969A JP17996986A JPH0746702B2 JP H0746702 B2 JPH0746702 B2 JP H0746702B2 JP 61179969 A JP61179969 A JP 61179969A JP 17996986 A JP17996986 A JP 17996986A JP H0746702 B2 JPH0746702 B2 JP H0746702B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- memory device
- driver
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にMOSトランジスタ
を用いたスタテイツクRAMのように高集積化をはかつた
半導体記憶装置に関する。
を用いたスタテイツクRAMのように高集積化をはかつた
半導体記憶装置に関する。
スタテイツクRAMは、双安定のフリツプ・フロツプによ
つてぬ個のメモリセルとするもので、通常６個の素子で
１個のメモリセルが構成される。第２図は公知のE/R形
スタテイツクRAMのメモリセル等価回路で、フリツプ・
フロツプを構成するエンハンスメント形MOSトランジス
タQ1，Q2の２つのドライバ素子＜抵抗R1，R2の２つのロ
ード素子、および、エンハンスメント形MOSトランジス
タQ3，Q4の２つの番地選択用トランスフアー・ゲート素
子の計６個の素子からなつている。ここで、Ｗはワード
線、及びＤはデータ線、GNDはグランド電位、Vccは電
源電位、N1，N2は節点を示す。これらの各素子は、半導
体基板上に適宜配置して形成される。通常、MOS半導体
記憶装置では上記エンハンスメント形MOSトランジスタQ
1〜Q4のソースおよびドレイン領域は半導体基板内に形
成され、ゲート電極は第１層目のポリシリコン層を用い
て形成される。また、抵抗R1，R2は第２層目ポリシリコ
ン層内に形成される。このような配置構造によりスタテ
イツクRAMを比較的高集積度とすることができる。
つてぬ個のメモリセルとするもので、通常６個の素子で
１個のメモリセルが構成される。第２図は公知のE/R形
スタテイツクRAMのメモリセル等価回路で、フリツプ・
フロツプを構成するエンハンスメント形MOSトランジス
タQ1，Q2の２つのドライバ素子＜抵抗R1，R2の２つのロ
ード素子、および、エンハンスメント形MOSトランジス
タQ3，Q4の２つの番地選択用トランスフアー・ゲート素
子の計６個の素子からなつている。ここで、Ｗはワード
線、及びＤはデータ線、GNDはグランド電位、Vccは電
源電位、N1，N2は節点を示す。これらの各素子は、半導
体基板上に適宜配置して形成される。通常、MOS半導体
記憶装置では上記エンハンスメント形MOSトランジスタQ
1〜Q4のソースおよびドレイン領域は半導体基板内に形
成され、ゲート電極は第１層目のポリシリコン層を用い
て形成される。また、抵抗R1，R2は第２層目ポリシリコ
ン層内に形成される。このような配置構造によりスタテ
イツクRAMを比較的高集積度とすることができる。
しかし、半導体集積回路装置の高集積化の要望は強く、
加工寸法の縮少とメモリセル内の素子の配置構造の改良
が求められている。そこで、特開昭60−111456号公報に
記載のように、ドライバMOSトランジスタの一方を絶縁
膜上のシリコン（Silicon On Insulator;SOI）中に形成
する方法が提案されている。すなわち、フイールド絶縁
膜上に堆積された第１層目のポリシリコンの一部をレー
ザーアニール法により単結晶化し、この単結晶領域にド
ライバMOSトランジスタの一方のソースおよびドレイン
を形成する。また、そのゲート電極を第２層目のポリシ
リコン層を用いて形成する。これによつて、素子面積を
縮少するとともに、ドライバMOSトランジスタのゲート
とドレイン間の接続点を減少せしめることにより信頼性
を向上させている。
加工寸法の縮少とメモリセル内の素子の配置構造の改良
が求められている。そこで、特開昭60−111456号公報に
記載のように、ドライバMOSトランジスタの一方を絶縁
膜上のシリコン（Silicon On Insulator;SOI）中に形成
する方法が提案されている。すなわち、フイールド絶縁
膜上に堆積された第１層目のポリシリコンの一部をレー
ザーアニール法により単結晶化し、この単結晶領域にド
ライバMOSトランジスタの一方のソースおよびドレイン
を形成する。また、そのゲート電極を第２層目のポリシ
リコン層を用いて形成する。これによつて、素子面積を
縮少するとともに、ドライバMOSトランジスタのゲート
とドレイン間の接続点を減少せしめることにより信頼性
を向上させている。
上記の、SOI中にドライバMOSトランジスタの一方を形成
した構造においては、従来、半導体基板内に形成された
ドライバMOSトランジスタが占有していた領域に、SOI中
に形成されたドライバMOSトランジスタを配置したもの
であるため、本質的に大きな面積の縮小が期待できな
い。またSOI中に形成されたドライバMOSトランジスタの
ドレインが接続している節点の接合容量が小さくなるた
め、この節点の信号電荷量を確保できず、α線等の外乱
によつて簡単に情報が消失してしまう恐れがある。ま
た、２個のドライバMOSトランジスタの基板が異なるた
め、これらのトランジスタの特性を同一にすることが難
しく、バランスのとれた動作をするメモリーセルを形成
することが困難であるという問題があつた。
した構造においては、従来、半導体基板内に形成された
ドライバMOSトランジスタが占有していた領域に、SOI中
に形成されたドライバMOSトランジスタを配置したもの
であるため、本質的に大きな面積の縮小が期待できな
い。またSOI中に形成されたドライバMOSトランジスタの
ドレインが接続している節点の接合容量が小さくなるた
め、この節点の信号電荷量を確保できず、α線等の外乱
によつて簡単に情報が消失してしまう恐れがある。ま
た、２個のドライバMOSトランジスタの基板が異なるた
め、これらのトランジスタの特性を同一にすることが難
しく、バランスのとれた動作をするメモリーセルを形成
することが困難であるという問題があつた。
本発明の目的は、メモリーセルの面積が著しく縮少さ
れ、節点容量を確保した半導体記憶装置を提供すること
にある。
れ、節点容量を確保した半導体記憶装置を提供すること
にある。
上記目的は、半導体基板内にソースおよびドレイン領域
を備え、その領域のそれぞれを横切る第１の第１層目ポ
リシリコン層との交差部をゲート電極とする第１のドラ
イバMOSトランジスタと、前記半導体基板内に独立した
ソース領域と前記第一のドライバMOSトランジスタのゲ
ート電極とオーム接触されたドレイン領域を備え、それ
らソース領域とドレイン領域のそれぞれを横切り一端を
前記第一のドライバMOSトランジスタのドレイン領域と
オーム接触されるよう形成された第２の第１層目ポリシ
リコン層との交差部をゲート電極とする第２のドライバ
MOSトランジスタと、電源電位線として形成された第２
層目ポリシリコン層から独立して分岐され前記第１およ
び第２のドライバMOSトランジスタのドレイン領域とそ
れぞれ独立してオーム接触されるよう形成された第１お
よび第２の分岐第２層目ポリシリコン層のオーム接触部
より延在した部分にオーム接触部側をドレイン領域とし
てそれぞれソースおよびドレイン領域を備え、これらソ
ースおよびドレイン領域をそれぞれ横切る第３層目ポリ
シリコン層をワード線として前記第１および第２の分岐
第２層目ポリシリコン層の該領域との交差部をそれぞれ
ゲート電極とする２つのトランスフアーMOSトランジス
タと、前記第１および第２の分岐第２層目ポリシリコン
層の前記オーム接触部と分岐部との間にそれぞれ形成さ
れた２つのロード抵抗と、前記２つのトランスフアーMO
Sトランジスタのソース領域とそれぞれオーム接触する
２つのデータ金属配線と、前記２つのドライバMOSトラ
ンジスタのソース領域の延在部よりなるグラント配線と
を備えて構成することにより達成される。
を備え、その領域のそれぞれを横切る第１の第１層目ポ
リシリコン層との交差部をゲート電極とする第１のドラ
イバMOSトランジスタと、前記半導体基板内に独立した
ソース領域と前記第一のドライバMOSトランジスタのゲ
ート電極とオーム接触されたドレイン領域を備え、それ
らソース領域とドレイン領域のそれぞれを横切り一端を
前記第一のドライバMOSトランジスタのドレイン領域と
オーム接触されるよう形成された第２の第１層目ポリシ
リコン層との交差部をゲート電極とする第２のドライバ
MOSトランジスタと、電源電位線として形成された第２
層目ポリシリコン層から独立して分岐され前記第１およ
び第２のドライバMOSトランジスタのドレイン領域とそ
れぞれ独立してオーム接触されるよう形成された第１お
よび第２の分岐第２層目ポリシリコン層のオーム接触部
より延在した部分にオーム接触部側をドレイン領域とし
てそれぞれソースおよびドレイン領域を備え、これらソ
ースおよびドレイン領域をそれぞれ横切る第３層目ポリ
シリコン層をワード線として前記第１および第２の分岐
第２層目ポリシリコン層の該領域との交差部をそれぞれ
ゲート電極とする２つのトランスフアーMOSトランジス
タと、前記第１および第２の分岐第２層目ポリシリコン
層の前記オーム接触部と分岐部との間にそれぞれ形成さ
れた２つのロード抵抗と、前記２つのトランスフアーMO
Sトランジスタのソース領域とそれぞれオーム接触する
２つのデータ金属配線と、前記２つのドライバMOSトラ
ンジスタのソース領域の延在部よりなるグラント配線と
を備えて構成することにより達成される。
このような構成とすることにより、トランスフアーMOS
トランジスタは、半導体基板内に形成されたドライバM0
Sトランジスタ上に積層して形成されるためメモリセル
面積が著しく低減される。また、節点の接合面積はセル
面積の縮少にもかかわらず減少しないため節点容量が確
保され、同一面積の従来構造セルに比べてα線等の外乱
に対する強度が向上される。また、フリツプ・フロツプ
を構成する２個のドライバMOSトランジスタは従来通り
多結晶シリコン基板内に形成されているため安定なメモ
リセル動作が確保される。さらに、ゲート電極とドライ
バMOSトランジスタのドレインとの接続点が減少するた
め信頼性が向上する。
トランジスタは、半導体基板内に形成されたドライバM0
Sトランジスタ上に積層して形成されるためメモリセル
面積が著しく低減される。また、節点の接合面積はセル
面積の縮少にもかかわらず減少しないため節点容量が確
保され、同一面積の従来構造セルに比べてα線等の外乱
に対する強度が向上される。また、フリツプ・フロツプ
を構成する２個のドライバMOSトランジスタは従来通り
多結晶シリコン基板内に形成されているため安定なメモ
リセル動作が確保される。さらに、ゲート電極とドライ
バMOSトランジスタのドレインとの接続点が減少するた
め信頼性が向上する。
以下、本発明の一実施例を図面を用いて説明する。第１
図は本発明を実施したスタテイツクRAMメモリセルの回
路素子の配置構造を示す図である。本実施例のメモリセ
ルは、n+層1a,1bを直角に横切る第１層目のポリシリコ
ン層６の交差部をゲート電極とするドライバMOSトラン
ジスタQ1と、1a,1bと並列に配置されたn+層2a,2bを直角
に横切る第１層目のポリシリコン層７の交差部をゲート
電極とするもう一つのドライバMOSトランジスタQ2と、
上記n+層の一つ1aにオーム接触部８を介して接続された
第２層目のポリシリコン層５の、オーム接触部８より延
在した部分に形成されたn+層3a,3bを直角に横切る第３
層目ポリシリコン層３の交差部をゲート電極とするトラ
ンスフアMOSトランジスタQ3と、同様にn+層2aにオーム
接触部９を介して接続された第２層目のポリシリコン層
５の、オ ーム接触部９より延在した部分に形成されたn+層4a,4b
を直角に横切る第３層目ポリシリコン層３の交差部をゲ
ート電極とするもう一つのトランスフアMOSトランジス
タQ4と、上記第２層目のポリシリコン層５の上記ホーム
接触部８および９と分岐部との間の分岐層5a、および5b
内に形成されたロード抵抗R1（19a）およびR2（19b）に
よつて構成されている。ここで第３層目ポリシリコン層
３はワード線Ｗとして利用され、第２層目ポリシリコン
層５は電源電位線Vccとして利用される。また、ドライ
バMOSトランジスタQ1およびQ2のソース領域は地気電位
線GMD1およびGND2として利用される。また、ドライバMO
SトランジスタQ1のゲート電極６はオーム接触部９を介
してドライバMOSトランジスタQ2のドレイン領域に接続
され、ドライバMOSトランジスタQ2のゲート電極７はオ
ーム接触部８を介してドライバMOSトランジスタQ1のド
レイン領域に接触される。また、トランスフアMOSトラ
ンジスタQ3およびQ4のソース領域はそれぞれオーム接触
部10および11を介してデータ線Ｄ（18）および（16）
にそれぞれ接続される。また、トランスフアMOSトラン
ジスタQ3およびQ4のソース，ドレイン領域はロード抵抗
R1およびR2と第２層目ポリシリコン層５の分岐層内でそ
れぞれ一体化されているのでメモリセルの回路接続は完
了する。ここで、地気電位線は複数個セルごとに金属電
極で補強し抵抗を低くした構造、あるいは、各セルごと
に例えば第３層目ポリシリコンと接続して抵抗を低くし
た構造としてもよい。また、トランスフアMOSトランジ
スタのドレイン領域とロード抵抗の間のn+層上に絶縁膜
を介して例えば第３層目ポリシリコン層を積層すること
により節点容量を増加せしめ、耐の線強度をさらに強め
た構造としてもよい。
図は本発明を実施したスタテイツクRAMメモリセルの回
路素子の配置構造を示す図である。本実施例のメモリセ
ルは、n+層1a,1bを直角に横切る第１層目のポリシリコ
ン層６の交差部をゲート電極とするドライバMOSトラン
ジスタQ1と、1a,1bと並列に配置されたn+層2a,2bを直角
に横切る第１層目のポリシリコン層７の交差部をゲート
電極とするもう一つのドライバMOSトランジスタQ2と、
上記n+層の一つ1aにオーム接触部８を介して接続された
第２層目のポリシリコン層５の、オーム接触部８より延
在した部分に形成されたn+層3a,3bを直角に横切る第３
層目ポリシリコン層３の交差部をゲート電極とするトラ
ンスフアMOSトランジスタQ3と、同様にn+層2aにオーム
接触部９を介して接続された第２層目のポリシリコン層
５の、オ ーム接触部９より延在した部分に形成されたn+層4a,4b
を直角に横切る第３層目ポリシリコン層３の交差部をゲ
ート電極とするもう一つのトランスフアMOSトランジス
タQ4と、上記第２層目のポリシリコン層５の上記ホーム
接触部８および９と分岐部との間の分岐層5a、および5b
内に形成されたロード抵抗R1（19a）およびR2（19b）に
よつて構成されている。ここで第３層目ポリシリコン層
３はワード線Ｗとして利用され、第２層目ポリシリコン
層５は電源電位線Vccとして利用される。また、ドライ
バMOSトランジスタQ1およびQ2のソース領域は地気電位
線GMD1およびGND2として利用される。また、ドライバMO
SトランジスタQ1のゲート電極６はオーム接触部９を介
してドライバMOSトランジスタQ2のドレイン領域に接続
され、ドライバMOSトランジスタQ2のゲート電極７はオ
ーム接触部８を介してドライバMOSトランジスタQ1のド
レイン領域に接触される。また、トランスフアMOSトラ
ンジスタQ3およびQ4のソース領域はそれぞれオーム接触
部10および11を介してデータ線Ｄ（18）および（16）
にそれぞれ接続される。また、トランスフアMOSトラン
ジスタQ3およびQ4のソース，ドレイン領域はロード抵抗
R1およびR2と第２層目ポリシリコン層５の分岐層内でそ
れぞれ一体化されているのでメモリセルの回路接続は完
了する。ここで、地気電位線は複数個セルごとに金属電
極で補強し抵抗を低くした構造、あるいは、各セルごと
に例えば第３層目ポリシリコンと接続して抵抗を低くし
た構造としてもよい。また、トランスフアMOSトランジ
スタのドレイン領域とロード抵抗の間のn+層上に絶縁膜
を介して例えば第３層目ポリシリコン層を積層すること
により節点容量を増加せしめ、耐の線強度をさらに強め
た構造としてもよい。
本実施例の素子配置から明らかなように、本発明のスタ
テイツクRAMメモリセルはトランスフアMOSトランジスタ
が３次元的に積層して形成されているためセル面積が著
しく縮少される。また、同一面積の従来構造セルに比べ
て、節点N1，N2となるドライバMOSトランジスタQ1，Q2
のドレイン領域1a,2aの面積が大きいため、節点容量が
大きくα線等の外乱に強い。また、トランスフアMOSト
ランジスタが第２層目ポリシリコン層内に一体化して形
成されているため接続部が減少し信頼性が向上する。
テイツクRAMメモリセルはトランスフアMOSトランジスタ
が３次元的に積層して形成されているためセル面積が著
しく縮少される。また、同一面積の従来構造セルに比べ
て、節点N1，N2となるドライバMOSトランジスタQ1，Q2
のドレイン領域1a,2aの面積が大きいため、節点容量が
大きくα線等の外乱に強い。また、トランスフアMOSト
ランジスタが第２層目ポリシリコン層内に一体化して形
成されているため接続部が減少し信頼性が向上する。
第３図は、第１図のメモリセルのＸ−Ｘ′断面構造を示
したものである。半導体基板12にフイールド絶縁膜13が
形成され、第１層目のポリシリコン層６および７が例え
ばLPCVD法により堆積され、イオン打込み法によりn+層1
b,2a,2bが形成される。このとき、第１層目のポリシリ
コン層はシリサイドとポリシリコンが積層されたポリサ
イド、あるいは、シリサイドのみ、あるいは、高融点金
属でもかまわない。層間絶縁膜14を堆積し（オーム）接
触部９を形成した後、第２層目のポリシリコン層５が堆
積される。トランスフアーMOSトランジスタのソース4
b、ドレイン4aおよびチヤネル領域4c、および、ロード
抵抗R2（19b）は第２層目ポリシリコン層５内に形成さ
れる。トランスフアーMOSトランジスタの特性を良好に
するために、ポリシリコン層は水素プラズマ処理等の公
知の水素化処理により、結晶粒界ポテンシヤルおよび粒
界準位を低減せしめる。あるいは、少なくともソース4
b、ドレイン4a、チヤネル領域4cを単結晶化する。単結
晶化は公知のレーザー・アニール、横方向固相エピ等何
れの方法でもよい。ゲート絶縁膜を形成しゲート電極３
（第３層目ポリシリコン層）トランスフアーMOSトラン
ジスタのチヤネル領域4c、および、ロード抵抗R2（19
b）を除いた領域に、例えばヒ素がイオン打込みされ、
ソース，ドレイン層および配線層が形成される。ここ
で、第２層目のポリシリコン層５で、チヤネル領域およ
びロード抵抗を除いた領域はポリサイド構造であつても
かまわない。また、第３層目のポリシリコン層３はポリ
サイド，シリサイドあるいは高融点金属でもかまわな
い。層間絶縁膜15を堆積し、オーム接触部11を形成した
後、金属配線16が例えばアルミを用いて形成され、デー
タ線となる。最後にパツシベーシヨン膜17が形成され
る。
したものである。半導体基板12にフイールド絶縁膜13が
形成され、第１層目のポリシリコン層６および７が例え
ばLPCVD法により堆積され、イオン打込み法によりn+層1
b,2a,2bが形成される。このとき、第１層目のポリシリ
コン層はシリサイドとポリシリコンが積層されたポリサ
イド、あるいは、シリサイドのみ、あるいは、高融点金
属でもかまわない。層間絶縁膜14を堆積し（オーム）接
触部９を形成した後、第２層目のポリシリコン層５が堆
積される。トランスフアーMOSトランジスタのソース4
b、ドレイン4aおよびチヤネル領域4c、および、ロード
抵抗R2（19b）は第２層目ポリシリコン層５内に形成さ
れる。トランスフアーMOSトランジスタの特性を良好に
するために、ポリシリコン層は水素プラズマ処理等の公
知の水素化処理により、結晶粒界ポテンシヤルおよび粒
界準位を低減せしめる。あるいは、少なくともソース4
b、ドレイン4a、チヤネル領域4cを単結晶化する。単結
晶化は公知のレーザー・アニール、横方向固相エピ等何
れの方法でもよい。ゲート絶縁膜を形成しゲート電極３
（第３層目ポリシリコン層）トランスフアーMOSトラン
ジスタのチヤネル領域4c、および、ロード抵抗R2（19
b）を除いた領域に、例えばヒ素がイオン打込みされ、
ソース，ドレイン層および配線層が形成される。ここ
で、第２層目のポリシリコン層５で、チヤネル領域およ
びロード抵抗を除いた領域はポリサイド構造であつても
かまわない。また、第３層目のポリシリコン層３はポリ
サイド，シリサイドあるいは高融点金属でもかまわな
い。層間絶縁膜15を堆積し、オーム接触部11を形成した
後、金属配線16が例えばアルミを用いて形成され、デー
タ線となる。最後にパツシベーシヨン膜17が形成され
る。
以上述べたように、本発明によればスタテイツクRAMメ
モリセルのような半導体記憶装置のトランスフアーMOS
トランジスタが第２層目ポリシリコン層内に形成される
ため、メモリセル面積が著しく縮少される。そのためメ
モリの高集積化が可能となる。また、同一面積の従来構
造セルに比べて節点容量が大きいためα線等の外乱によ
つて情報が消失しにくい。
モリセルのような半導体記憶装置のトランスフアーMOS
トランジスタが第２層目ポリシリコン層内に形成される
ため、メモリセル面積が著しく縮少される。そのためメ
モリの高集積化が可能となる。また、同一面積の従来構
造セルに比べて節点容量が大きいためα線等の外乱によ
つて情報が消失しにくい。
第１図は本発明の一実施例を示す配置構造図、第２図は
スタテイツクRAMメモリセルの等価回路図、第３図は第
１図の実施例のＸ−Ｘ′断面構造図である。 1a,1b,2a,2b…シリコン基板中のn+層、6,7…第１層目ポ
リシリコン層、5,5a,5b…第２層目ポリシリコン層、3a,
3b,4a,4b…第２層目ポリシリコン層内のソース・ドレイ
ン領域（n+層）、4c…第２層目ポリシリコン層内のチヤ
ネル領域、19a,19b…第２層目ポリシリコン層内のロー
ド抵抗領域、３…第３層目ポリシリコン層、16,18…金
属配線層、8,9,10,11…接続部、13…フイールド絶縁
膜、14,15…層間絶縁膜、17…パツシベーシヨン膜、Ｗ
…ワード線、Vcc…電源電位線、D,…データ線、Q1，Q
2…ドライバMOSトランジスタ、Q3，Q4…トランスフアMO
Sトランジスタ、R1，R2…ロード抵抗、N1，N2…節点、G
ND,GND1，GND2…地気電位線。
スタテイツクRAMメモリセルの等価回路図、第３図は第
１図の実施例のＸ−Ｘ′断面構造図である。 1a,1b,2a,2b…シリコン基板中のn+層、6,7…第１層目ポ
リシリコン層、5,5a,5b…第２層目ポリシリコン層、3a,
3b,4a,4b…第２層目ポリシリコン層内のソース・ドレイ
ン領域（n+層）、4c…第２層目ポリシリコン層内のチヤ
ネル領域、19a,19b…第２層目ポリシリコン層内のロー
ド抵抗領域、３…第３層目ポリシリコン層、16,18…金
属配線層、8,9,10,11…接続部、13…フイールド絶縁
膜、14,15…層間絶縁膜、17…パツシベーシヨン膜、Ｗ
…ワード線、Vcc…電源電位線、D,…データ線、Q1，Q
2…ドライバMOSトランジスタ、Q3，Q4…トランスフアMO
Sトランジスタ、R1，R2…ロード抵抗、N1，N2…節点、G
ND,GND1，GND2…地気電位線。
Claims (3)
- 【請求項１】フリップフロップを構成する２つのドライ
バMOS素子と、情報保持電流を供給する２つのロード素
子と、番地選択用の２つの転送MOS素子とからなるメモ
リセルを有する半導体記憶装置において、 上記半導体記憶装置の半導体基板内に形成される上記ド
ライバMOS素子のドレイン領域とソース領域と、上記ド
レイン領域とソース領域の上に上記ドライバMOS素子の
ゲート領域が形成される第１層と、 上記第１層の上に上記転送MOS素子のドレイン領域とソ
ース領域が形成される第２層と、 上記第２層の上に上記転送MOS素子のゲート領域が形成
される第３層と、 上記ドライバMOS素子のソース・ドレイン方向に対して
垂直方向に配置されたワード線とからなり、 上記第１層と第２層と第３層は上記ドライバMOS素子の
ドレイン領域とソース領域の上に積層されていることを
特徴とする半導体記憶装置。 - 【請求項２】特許請求の範囲第１項において、 上記転送MOS素子が形成される第２層には上記ロード素
子を形成し、上記ドライバMOS素子のゲート領域を含む
電極配線層と上記ロード素子及び上記転送MOS素子のド
レイン領域及びソース領域が形成される素子形成層とは
異なった層に形成することを特徴とする半導体記憶装
置。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 一方の上記ドライバMOS素子と一方の上記ロード素子と
一方の上記転送MOS素子とを組み合わせた配置位置は、
他方の上記ドライバMOS素子と他方の上記ロード素子と
他方の上記転送MOS素子とを組み合わせた配置位置に対
して、上記半導体記憶装置の上面または下面に対して線
対称または点対称の配置位置に配置されていることを特
徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179969A JPH0746702B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
| US07/077,176 US4894801A (en) | 1986-08-01 | 1987-07-24 | Stacked MOS transistor flip-flop memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179969A JPH0746702B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337650A JPS6337650A (ja) | 1988-02-18 |
| JPH0746702B2 true JPH0746702B2 (ja) | 1995-05-17 |
Family
ID=16075144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179969A Expired - Lifetime JPH0746702B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4894801A (ja) |
| JP (1) | JPH0746702B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2749087B2 (ja) * | 1988-12-26 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2825520B2 (ja) * | 1989-03-24 | 1998-11-18 | 株式会社日立製作所 | 半導体装置 |
| JPH0831534B2 (ja) * | 1989-11-24 | 1996-03-27 | シャープ株式会社 | 半導体記憶装置及びその製造方法 |
| US5404326A (en) * | 1992-06-30 | 1995-04-04 | Sony Corporation | Static random access memory cell structure having a thin film transistor load |
| JP2665644B2 (ja) * | 1992-08-11 | 1997-10-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US6093623A (en) * | 1998-08-04 | 2000-07-25 | Micron Technology, Inc. | Methods for making silicon-on-insulator structures |
| US6423613B1 (en) | 1998-11-10 | 2002-07-23 | Micron Technology, Inc. | Low temperature silicon wafer bond process with bulk material bond strength |
| US6852167B2 (en) * | 2001-03-01 | 2005-02-08 | Micron Technology, Inc. | Methods, systems, and apparatus for uniform chemical-vapor depositions |
| US7160577B2 (en) * | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
| US7589029B2 (en) * | 2002-05-02 | 2009-09-15 | Micron Technology, Inc. | Atomic layer deposition and conversion |
| US6900667B2 (en) * | 2003-03-11 | 2005-05-31 | Micron Technology, Inc. | Logic constructions and electronic devices |
| US7560395B2 (en) | 2005-01-05 | 2009-07-14 | Micron Technology, Inc. | Atomic layer deposited hafnium tantalum oxide dielectrics |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7709402B2 (en) | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
| US7605030B2 (en) | 2006-08-31 | 2009-10-20 | Micron Technology, Inc. | Hafnium tantalum oxynitride high-k dielectric and metal gates |
| US7776765B2 (en) | 2006-08-31 | 2010-08-17 | Micron Technology, Inc. | Tantalum silicon oxynitride high-k dielectrics and metal gates |
| US7759747B2 (en) | 2006-08-31 | 2010-07-20 | Micron Technology, Inc. | Tantalum aluminum oxynitride high-κ dielectric |
| US20100019351A1 (en) * | 2008-07-28 | 2010-01-28 | Albert Ratnakumar | Varactors with enhanced tuning ranges |
| US20100127331A1 (en) * | 2008-11-26 | 2010-05-27 | Albert Ratnakumar | Asymmetric metal-oxide-semiconductor transistors |
| US8735983B2 (en) * | 2008-11-26 | 2014-05-27 | Altera Corporation | Integrated circuit transistors with multipart gate conductors |
| US8638594B1 (en) | 2009-12-02 | 2014-01-28 | Altera Corporation | Integrated circuits with asymmetric transistors |
| US8482963B1 (en) | 2009-12-02 | 2013-07-09 | Altera Corporation | Integrated circuits with asymmetric and stacked transistors |
| US9496268B2 (en) | 2009-12-02 | 2016-11-15 | Altera Corporation | Integrated circuits with asymmetric and stacked transistors |
| US8138797B1 (en) | 2010-05-28 | 2012-03-20 | Altera Corporation | Integrated circuits with asymmetric pass transistors |
| US8975928B1 (en) | 2013-04-26 | 2015-03-10 | Altera Corporation | Input-output buffer circuitry with increased drive strength |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819143B2 (ja) * | 1977-09-30 | 1983-04-16 | 株式会社東芝 | 半導体メモリ装置 |
| US4213139A (en) * | 1978-05-18 | 1980-07-15 | Texas Instruments Incorporated | Double level polysilicon series transistor cell |
| US4198695A (en) * | 1978-07-19 | 1980-04-15 | Texas Instruments Incorporated | Static semiconductor memory cell using data lines for voltage supply |
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
| JPS5644194A (en) * | 1979-09-19 | 1981-04-23 | Toshiba Corp | Memory device |
| US4322824A (en) * | 1979-11-13 | 1982-03-30 | Texas Instruments Incorporated | Static random access memory with merged bit lines |
| US4471374A (en) * | 1980-06-30 | 1984-09-11 | Inmos Corporation | Single polycrystalline silicon memory cell |
| JPS57167675A (en) * | 1981-04-08 | 1982-10-15 | Nec Corp | Semiconductor device |
| US4402063A (en) * | 1981-09-28 | 1983-08-30 | Bell Telephone Laboratories, Incorporated | Flip-flop detector array for minimum geometry semiconductor memory apparatus |
| US4675715A (en) * | 1982-12-09 | 1987-06-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Semiconductor integrated circuit vertical geometry impedance element |
| JPS59130459A (ja) * | 1983-01-17 | 1984-07-27 | Hitachi Ltd | 半導体メモリ集積回路装置 |
| JPS60111458A (ja) * | 1983-11-22 | 1985-06-17 | Nec Corp | 半導体記憶装置 |
| JPS61222254A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-08-01 JP JP61179969A patent/JPH0746702B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-24 US US07/077,176 patent/US4894801A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4894801A (en) | 1990-01-16 |
| JPS6337650A (ja) | 1988-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0746702B2 (ja) | 半導体記憶装置 | |
| JP3285438B2 (ja) | 半導体記憶装置 | |
| US5691559A (en) | Semiconductor devices with load elements | |
| US5012443A (en) | Semiconductor static ram including load resistors formed on different layers | |
| US4797717A (en) | Semiconductor memory device | |
| JPH031837B2 (ja) | ||
| US5107322A (en) | Wiring or conductor interconnect for a semiconductor device or the like | |
| JPH10242298A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS6348182B2 (ja) | ||
| JPH0563942B2 (ja) | ||
| JPH0442830B2 (ja) | ||
| JP3227754B2 (ja) | 半導体記憶装置とその製法 | |
| JPH04170069A (ja) | 半導体記憶装置 | |
| JP2531345B2 (ja) | 半導体記憶装置 | |
| JP3132437B2 (ja) | 半導体記憶装置 | |
| JP3302989B2 (ja) | 半導体装置 | |
| JP2876673B2 (ja) | 半導体メモリ | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH037963Y2 (ja) | ||
| JP2663953B2 (ja) | 半導体装置 | |
| JPS60261167A (ja) | 半導体集積回路装置 | |
| JPS5814072B2 (ja) | 半導体集積回路装置及びその製法 | |
| JP3158564B2 (ja) | 半導体メモリ装置 | |
| JP2876665B2 (ja) | 半導体メモリ | |
| JPH09129753A (ja) | 半導体装置 |