JPS5814072B2 - 半導体集積回路装置及びその製法 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＭＩＳ電界効果トランジスタと、それと直列
関係に接続されている抵抗素子とを構成している構成を
有する半導体集積回路装置、及びその製法に関する。

従来、第１図Ａ及びＢに示すような構成の半導体集積回
路装置が提案されている。

即ち、例えばシリコンでなる、例えばＰ型の半導体基板
１内に、その主面２側から、Ｎ型の不純物が導入されて
いる、半導体領域３及び４が形成されている。

また、半導体基板１の主面２上に、比較的薄い絶縁層５
と、その絶縁層５を取囲んでいる比較的厚い絶縁層６と
が形成されている。

一方、絶縁層５に、半導体領域３を外部に臨ませる窓７
が形成されている。

また、絶縁層５上に、窓７を通じて半導体領域３に連結
し、且つ絶縁層６上に延長しているＮ型不純物の導入さ
れている、例えば多結晶シリコンでなる多結晶半導体層
８が形成されている。

この場合、多結晶半導体層８は、絶縁層６上の延長途上
に介挿している態様で形成されている高抵抗多結晶半導
体層部８ａを形成している構成を有し７、従って、多結
晶半導体層８は、高抵抗多結晶半導体層部８ａと、それ
を挾む低抵抗多結晶半導体層部８ｂ及び８ｃとよりなる
構成を有し、然して、その低抵抗多結晶半導体層部８ｂ
が半導体領域３に連結されている。

さらに、絶縁層５上に、半導体基板１の半導体領域３及
び４間の領域９に対向し、且つＮ型不純物が導入されて
いる、多結晶半導体層１０が、絶縁層５を横切って絶縁
層６上に延長する態様で形成されている。

また、絶縁層５及び６上に、多結晶半導体層８及び１０
を覆って延長している絶縁層１１が形成され、その絶縁
層１１に、多結晶半導体層８の低抵抗多結晶半導体層部
８ｃを外部に臨ませる窓１２が形成されている。

また、絶縁層５及び１１に半導体領域４を外部に臨ませ
る窓１３が形成されている。

さらに、絶縁層１１上に、窓１２及び１３を通じて、多
結晶半導体層８の低抵抗多結晶半導体層部８ｃ及び半導
体領域４にそれぞれ連結している、導電性層１４及び１
５が形成されている。

また、上述した半導体集積回路装置の製法として、従来
、第２図Ａ−Ｇを伴なって以下述べる方法が提案されて
いる。

即ち、予め、第２図Ａに示すような、Ｐ型の半導体基板
１が用意され、然して、その基板１上に、例えばその主
面２の熱酸化処理によって、第２図Ｂに示すように、比
較的薄い絶縁層５と、その絶縁層５を取囲んで比較的厚
い絶縁層６とを形成する。

次に、絶縁層５に対するエッチング処理によって、第２
図Ｃに示すように、絶縁層５に、基板１を外部に臨ませ
る窓７を穿設する。

次に、例えばＣＶＤ法によって、絶縁層５上に、第２図
Ｄに示すように、半導体基板１の、窓７を通じて外部に
臨んでいる領域に連結し、且つ絶縁層６上に延長してい
る、例えば多結晶シリコンでなる比較的高い抵抗を有す
る多結晶半導体層２８を形成し、且つ絶縁層５を横切っ
て、多結晶半導体層２８と同様の多結晶半導体層３０を
形成する。

次に、多結晶半導体層２８及び３０、及び半導体基板１
に対する、Ｎ型不純物の熱拡散、イオン打込等によるＮ
型不純物の導入処理によって、第２図Ｅに示すように、
多結晶半導体層２８の、少くとも窓７に臨む層部及びそ
れとは反対側の層部のみを、Ｎ型不純物の導入された低
抵抗多結晶半導体層部８ｂ及び８ｃとして形成し、従っ
て、多結晶半導体層２８を、低抵抗多結晶半導体層部８
ｂ及び８ｃと、それ以外の層部による高抵抗多結晶半導
体層部８ａとよりなる、多結晶半導体層８として形成す
ると共に、多結晶半導体層３０をＮ型不純物の導入され
た多結晶半導体層１０として形成し、且つ半導体基板１
の主面２側における多結晶半導体層１０示の領域９から
みて、多結晶半導体層８下の領域側の領域に、多結晶半
導体層８の低抵抗多結晶半導体層部８ｂと連結して延長
している、Ｎ型不純物の導入されている半導体領域３を
形成すると共に、半導体基板１の、主面２側における、
領域９からみて、半導体領域３側とは反対側の領域に、
同様にＮ型不純物の導入されている半導体領域４を形成
する。

次に、絶縁層５及び６上に、例えばＣＶＤ法によって、
第２図Ｆに示すように、多結晶半導体層８及び１０を覆
っている絶縁層１１を形成する。

次に、選択的エッチング処理によって、第２図Ｇに示す
ように、絶縁層１１に、多結晶半導体層８の低抵抗多結
晶半導体層部８ｃを外部に臨ませる窓１２を穿設すると
共に、絶縁層１１及び５に，半導体領域４を外部に臨ま
せる窓１３を形成する５次に、例えば選択的蒸着処理に
よって、第１図Ａ及びＢに示すように絶縁層１１上に、
多結晶半導体層８の低抵抗多結晶半導体層部８ｃ及び半
導体領域４にそれぞれ連結して延長してｖる導電性層１
４及び１５を形成する。

このようにして、目的とする半導体集積回路装置を得る
。

以上で、従来提案されている半導体集積回路装置、及び
その製法が明らかとなった。

上述した従来の半導体集積回路装置の構成によれば、半
導体領域３及び４をそれぞれドレイン（またはソース）
領域及びソース（またはドレイン）領域、領域９をチャ
ンネル領域、多結晶半導体層１０をゲート電極乃至配線
層、絶縁層５の多結晶半導体層１０下の領域をゲート絶
縁層としているＭＩＳ電界効果トランジスタＭと、多結
晶半導体層８の高抵抗多結晶半導体層部８ａを抵抗素子
本体、低抵抗多結晶半導体層部８ｂ及び８ｃを抵抗素子
本体の配線層部としてＭＩＳ電界効果トランジスタＭと
直列関係に接続されている抵抗素子Ｒとを構成している
、電気的回路でみて、第３図に示されている構成を有す
る。

従って、上述した従来の半導体集積回路装置は、これを
、抵抗素子Ｒを負荷として用いたスタテツク形ＭＩ３ラ
ンダムアクセスメモリ回路、抵抗負荷形インバータを用
いたＭＩＳ論理回路などを構成する場合に、適用し得る
ものである。

また、上述した従来の半導体集積回路装置の場合、抵抗
素子Ｒを構成している、抵抗素子本体と、配線層部とが
、１つの多結晶半導体層８で構成されているので、半導
体集積回路装置の構成が簡易であるという特徴を有する
。

また、そのために、上述した従来の半導体集積回路装置
の製法は、目的とする半導体集積回路装置を比較的容易
に製造することができるという特徴を有する。

然しなから、上述した従来の半導体集積回路装置、及び
その製法の場合、抵抗素子Ｒの配線層部を構成している
、多結晶半導体層８の低抵抗多結晶半導体層部８ｂのみ
が、窓７を通じて、半導体領域３に連結され、従って、
抵抗素子Ｒの抵抗素子本体を構成している、多結晶半導
体層８の高抵抗多結晶半導体層部８ａが、絶縁層６上の
位置に形成されるようにしているので、抵抗素子Ｒが半
導体集積回路装置に占める面積が、大となり、また、こ
れに応じて、半導体集積回路装置の浮遊容量が犬となり
、よって、半導体集積回路装置を、高密度、高速化する
のに、一定の限度を有していた。

また、上述した従来の半導体集積回路装置、及びその製
法の場合、ＭＩＳ電界効果トランジスタＭのドレイン（
またはソース）が、抵抗素子Ｒを通じてのみ、外部に導
出されるようにしているだけであるので、ＭＩＳ電界効
果トランジスタＭのドレイン（またはソニス）を、第３
図で点線図示のように、直接的に外部に導出させる要求
があっても、その要求を満足させることができない、な
どの欠点を有していた。

また、従来、第４図Ａ及びＢに示すような構成の半導体
集積回路装置も提案されている。

第４図Ａ及びＢにおいて、第１図Ａ及びＢとの対応部分
には同一符号を付して、詳細説明は省略する。

第４図Ａ及びＢに示す従来の半導体集積回路装置は、第
１図Ａ及びＢで上述した構成において、次の事項を除い
て、第１図Ａ及びＢで上述した穢合と同様の構成を有す
る。

即ち、多結晶半導体層８が、低抵抗多結晶半導体層部８
ｃを有さす、低抵抗多結晶半導体層部８ｂ上に、高抵抗
多結晶半導体層部８ａが積層されている構成を有する。

また、絶縁層１１が、低抵抗多結晶半導体層部８ｂ及び
多結晶半導体層１０を覆って延長している絶縁層１１ａ
と、その絶縁層１１ａを覆って延長している絶縁層１ｌ
ｂとからなる構成を有するさらに、高抵抗多結晶半導体
層部８ａが、絶縁層１１ａに予め穿設している窓１２ａ
を通じて、低抵抗多結晶半導体層部８ｂに連結され、ま
た、導電性層１４が、絶縁層１ｌｂに予め穿設している
窓１２ｂを通じて高抵抗多結晶半導体層部８ａに連結さ
れている構成を有する。

また、第４図に示す半導体集積回路装置の製法として、
従来、詳細説明は省略するが、第５図ＡＢ，Ｃ，Ｄ及び
Ｅに示すように、第２図Ａ，Ｂ，Ｃ，Ｄ及びＥで上述し
た工程に準じた工程を順次とって、半導体基板１上に、
絶縁層５及び６を形成し、絶縁層５に窓７を穿設し、高
比抵抗を有する多結晶半導体層２８及び３０を形成し、
低抵抗多結晶半導体層部８ｂ、多結晶半導体層１０、及
び半導体領域３及び４を形成する。

次に、第５図Ｆに示すように、絶縁層５及び６上に、低
抵抗多結晶半導体層部８ｂ及び多結晶半導体層１０を覆
って延長している絶縁層１１ａを形成する。

次に、第５図Ｇに示すように、絶縁層１１ａに低抵抗多
結晶半導体層部８ｂを外部に臨ませる窓１２ａを穿設す
る。

次に、第５図Ｈに示すように、絶縁層１１ａ上に、窓１
２ａを通じて、低抵抗多結晶半導体層部８ｂに連結して
いる高抵抗多結晶半導体層部８ａを形成する。

次に、第５図■に示すように、絶縁層１１ａ上に、高抵
抗多結晶半導体層部８ａを覆って延長している絶縁層１
ｌｂを形成する。

次に、第５図Ｊに示すように、絶縁層１１ｂに、高抵抗
多結晶半導体層部８ａを外部に臨ませる窓１２ｂを形成
すると共に、絶縁層５，１１ａ及び１ｌｂに、半導体領
域４を外部に臨ませる窓１３を形成する。

次に、第４図Ａ及びＢに示すように、絶縁層１Ｉｂ上に
、窓１２ｂ及び１３を通じて、それぞれ高抵抗多結晶半
導体層部８ａ及び半導体領域４に連結して延長している
。

導電性層１４及び１５を形成する。

このようにして目的とする半導体集積回路装置を得る。

以上で、他の従来の半導体集積回路装置、及びその製法
が明らかとなった。

このような従来の半導体集積回路装置の構成によれば、
第１図に示す従来の半導体集積回路装置の場合と同様に
、ＭＩＳ電界効果トランジスタＭと、これと直列関係に
接続されている抵抗素子Ｒとを構成している構成を有す
る。

従って、第１図で示す上述した従来の半導体集積回路装
置も、これを、第１図で上述したと同様に、スタティッ
ク形ＭＩＳランダムアクセスメモリ回路、ＭＩＳ論理回
路を構成する場合に適用し得る。

また、第４図、及び第５図に示す上述した従来の半導体
集積回路装置、及びその製法の場合、抵抗素子Ｒの抵抗
素子本体を構成している、多結晶半導体層８の高抵抗多
結晶半導体層部８ａが、低抵抗多結晶半導体層部８ｂ上
に積重ねられて形成されるようにしているので、第１図
、及び第２図の場合に比し、抵抗素子Ｒが半導体集積回
路装置に占める面積が、小となシ、これに応じて、半導
体集積回路装置の浮遊容量が小になり、よって半導体集
積回路装置を、第１図、及び第２図で上述した従来の半
導体集積回路装置、及びその製法の場合に比し、高密度
、高速化することができる特徴を有する。

然しなから、第４図で上述した半導体集積回路装置、及
び第５図で上述した半導体集積回路装置の製法の場合、
多結晶半導体層８の高抵抗多結晶半導体層部８ａ及び低
抵抗多結晶半導体層部８ｂを、各別の工程をとって形成
する必要があるとともに、絶縁層１１ａ及び１ｌｂを、
同様に、各別の工程をとって形成する必要があり、また
、絶縁層１１ｂの表面が、高抵抗多結晶半導体層部８ａ
上の位置において、大なる段差を有するものとして得ら
れ、このため、導電性層１３を確実に形成し難い欠点を
有していた。

また、第４図、及び第５図で上述した従来の半導体集積
回路装置、及びその製法の場合、ＭＩＳ電界効果トラン
ジスタＭのドレイン（またはソース）が、第１図、及び
第２図で上述した従来の半導体集積回路装置、及びその
製法の場合と同様に抵抗素子Ｒを通じてのみ、外部に導
出されるようにしているだけであるので、ＭＩＳ電界効
果トランジスタＭのドレイン（またはソース）を、第３
図で点線図示のように、直接的に外部に導出させる要求
があっても、その要求を満足させることができない、な
どの欠点を有していた。

よって、本発明は、上述した欠点のない、新規な、ＭＩ
Ｓ電界効果トランジスタとそれと直列関係に接続されて
いる抵抗素子とを構成している構成を有する、半導体集
積回路装置、及びその製法を提案せんとするもので、以
下述べる所より明らかとなるであろう。

先ず、第６図Ａ及びＢを伴なって．本発明による半導体
集積回路装置の実施例を述べよう。

第６図Ａ及びＢＫ：おいて、第１図Ａ及びＢとの対応部
分には同一符号を付して、詳細説明は省略する。

第６図Ａ及びＢに示す、本発明による半導体集積回路装
置の実施例は、第１図Ａ及びＢで上述した従来の半導体
集積回路装置の構成において、次の事項を除いて、第１
図Ａ及びＢの場合と同様の構成を有する。

即ち、多結晶半導体層８の高抵抗多結晶半導体層部８ａ
をして半導体領域３の窓７に臨む領域の全域に延長して
いる。

次に、第７図Ａ−Ｈを伴なって、第６図Ａ及びＢに示す
本発明による半導体集積回路装置の製法の実施例を述べ
よう。

第７図Ａ−Ｈにおいて、第２図Ａ−Ｇとの対応部分には
同一符号を付して詳細説明は省略する。

本発明による半導体集積回路装置の製法の実施例におい
ては、第７図Ａ，Ｂ，Ｃ，Ｄ及びＥに示すように、第２
図Ａ，Ｂ，Ｃ，Ｄ及びＥで上述した工程に準じた工程を
順次とって、半導体基板１の主面２上に、絶縁層５及び
６を形成し、絶縁層５に、基板１を外部に臨ませる窓７
を形成し、絶縁層５上に、窓７に延長している層部を有
する多結晶半導体層２８を形成し、且つ絶縁層５上を横
切って延長している多結晶半導体層３０を形成し，多結
晶半導体層２８及び３０の全領域にＮ型不純物が導入さ
れてそ力，ぞれ形成された多結晶半導体層ぎ及び１０と
、多結晶半導体層８′に連結している半導体領域３と、
領域９よシみて半導体領域３側とは反対側の、多結晶半
導体層１０に連結している半導体領域４とを形成する。

次に、多結晶半導体層ぎに対する、例えば鱈、計、０＋
などの導電率を低下させる物質の選択的導入処理によっ
て、第７図Ｆに示すように、多結晶半導体層８′の、窓
Ｔに臨む層部の一部領域を、導電率を低下させる物質が
導入されている高抵抗多結晶半導体層部８ａとして形成
し、従って、多結晶半導体層８′を、半導体領域３の窓
７に臨む領域の一部領域に連結している高抵抗多結晶半
導体層部８ａと、それ以外の層部による、半導体領域３
の窓７に臨む領域の他部領域に連結している低抵抗多結
晶半導体層部８ｂとよりなる多結晶半導体層８に形成す
る。

次に、絶縁層５及び６上に、第７図Ｇに示すように、第
２図Ｆで上述した工程に準じた工程をとって、多結晶半
導体層８及び１０を覆って延長している絶縁層１１を形
成する。

次に、第７図Ｈに示すように、絶縁層１１に、多結晶半
導体層８の高抵抗多結晶半導体層部８ａを外部に臨ませ
る窓１２を形成すると共に、絶縁層５及び１１に、半導
体領域４を外部に臨ませる窓１３を形成する。

次に、第６図Ａ及びＢに示すように、絶縁層１１上に、
窓１２及び１３を通じて、多結晶半導体層８の高抵抗多
結晶半導体層部８ａ及び半導体領域４にそれぞれ連結し
て延長している、導電性層１４及び１５を形成する。

このようにして、目的とする半導体集積回路装置を得る
。

以上で、本発明による半導体集積回路装置、及びその製
法の実施例が明らかとなつた。

第６図Ａ及びＢに示す本発明による半導体集積回路装置
によれば、詳細説明は省略するが、第１図で上述した従
来の半導体集積回路装置の場合と同様に、ＭＩＳ電界効
果トランジスタＭと、これと直列関係に接続されている
抵抗素子Ｒとを構成している構成を有する。

従って、第６図Ａ及びＢに示す本発明による半導体集積
回路装置も、これを、第１図にて上述したと同様に、ス
タティックＭＩ３ランダムアクセスメモリ回路、ＭＩＳ
論理回路を構成する場合に適用し得る。

また、第６図、及び第７図に示す本発明による半導体集
積回路装置、及びその製法によれば、抵抗素子Ｒの抵抗
素子本体を構成している、多結晶半導体層８の高抵抗多
結晶半導体層部８ａが、半導体領域３の一部領域に連結
されて形成されているので、抵抗素子Ｒが半導体集積回
路装置に占める面積が、第１図、及び第２図で上述した
従来の半導体集積回路装置、及びその製法の場合に比し
十分小となり、また、これに応じて、半導体集積回路装
置の浮遊容量が小となり、よって、半導体集積回路装置
を、第１図、及び第２図で上述した従来の半導体集積回
路装置、及びその製法の場合に比し、高密度、高速化す
ることができる特徴を有する。

また、第６図、及び第７図に示す本発明による半導体集
積回路装置、及びその製法の場合、ＭＩＳ電界効果トラ
ンジスタＭのドレイン（またはソース）が、抵抗素子Ｒ
を通じて、外部に導出されるようにしている外、ＭＩＳ
電界効果トランジスタＭのドレイン（またはソース）が
、第３図で点線図示のように、直接的に外部に導出され
るようになされているので、ＭＩＳ電界効果トランジス
タＭのドレイン（またはソース）を、直接的に外部に導
出させる要求も、満足させることができる、という特徴
を有する。

さらに、第６図、及び第７図に示す本発明による半導体
集積回路装置、及びその製法の場合、多結晶半導体層ぎ
及び１０を形成して後、その多結晶半導体層８′から、
それに対し、導電率を低下させる物質の導入処理をなす
だけで、高抵抗多結晶半導体層部８ａ及び低抵抗多結晶
半導体層部８ｂとを形成している多結晶半導体層８が得
られるようにしているので、抵抗素子Ｒを容易に形成す
ることができる。

また、第６図、及び第７図に示す本発明による半導体集
積回路装置及びその製法の場合、多結晶半導体層８の高
抵抗多結晶半導体層部８ａ及び低抵抗多結晶半導体層部
８ｂとが互に重ねられている構成にしていないので、絶
縁層１１の表面が、第４図、及び第５図で上述した従来
の半導体集積回路装置、及びその製法における、絶縁層
１ｌｂの表面にみられるような大きな段差を有するもの
として得られることがなく、このため導電性層１３を確
実に形成することができる、などの特徴を有する。

なお、上述においては、本発明の半導体集積回路装置、
及びその製法のそれぞれにつき、１つの実施例を示した
に留まり、本発明の精神を脱することなしに、種々の変
型、変更をなし得るであろう。

【図面の簡単な説明】

第１図Ａ及びＢは、それぞれ従来の半導体集積回路装置
を示す路線的平面図及びその断面図である。 第２図Ａ−Ｇは、第１図Ａ及びＢに示す従来の半導体集
積回路装置の製法を示す順次の工程における略線的断面
図である。 第３図は、第１図に示す半導体集積回路装置の構成を電
気的に示す接続図である。 第４図Ａ及びＢは、それぞれ他の従来の半導体集積回路
装置を示す略線的平面図及びその断面図である。 第５図Ａ−Ｊは、第４図Ａ及びＢに示す従来の半導体集
積回路装置の製法を示す順次の工程における略線的断面
図である。 第６図Ａ及びＢは、それぞれ本発明による半導体集積回
路装置の実施例を示す、略線的平面図及びその断面図で
ある。 第７図Ａ−Ｈは、第６図Ａ及びＢに示す本発明による半
導体集積回路装置の実施例の製法の実施例を示す順次の
工程における略線的断面図である。 １……半導体基板、２……主面、３，４……半導体領域
、５，６，１１……絶縁層、７，１２，１３……窓、８
，８’，１０，２８，３０……多結晶半導体層、８ａ…
…高抵抗多結晶半導体層部、ａｂ，８ｃ……低抵抗多結
晶半導体層部、９……領域、１４，１５……導電性層、
Ｍ……ＭＩＳ電界効果トランジスタ、Ｒ……抵抗素子。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電型を有する半導体基板内に、その主面側
   から、上記第１の導電型とは逆の第２の導電型を与える
   不純物が導入されている第１及び第２の半導体領域が形
   成され、 上記半導体基板の主面上に、第１の絶縁層が形成され、 上記第１の絶縁層に、上記第１の半導体領域を外部に臨
   ませる第１の窓が形成され、 上記第１の絶縁層上に、上記第１の窓を通じて上記第１
   の半導体領域の一部領域に連結している高抵抗多結晶半
   導体層部と、上記第１の窓を通じて上記第１の半導体領
   域の他部領域に連結している、上記不純物が導入されて
   いる低抵抗多結晶半導体層部とを形成している第５の多
   結晶半導体層が形成され、且つ上記第１及び第２の半導
   体領域間の領域に対向し、且つ上記不純物が導入されて
   いる第４の多結晶半導体層が形成され、 上記第１の絶縁層上に、上記第４及び第５の多結晶半導
   体層を覆って延長している第２の絶縁層が形成され、 上記第２の絶縁層に、上記第５の多結晶半導体層の上記
   高抵抗多結晶半導体層部を外部に臨ませる第２の窓が形
   成され、 上記第２の絶縁層上に、上記第２の窓を通じて、上記第
   ５の多結晶半導体層の上記高抵抗多結晶半導体層部に連
   結している導電性層が形成されていることを特徴とする
   半導体集積回路装置。 ２ 第１の導電型を有する半導体基板の主面上に、第１
   の絶縁層を形成する工程と、 上記第１の絶縁層に、上記半導体基板を外部に臨ませる
   第１の窓を形成する工程と、 上記第１の絶縁層上に、上記半導体基板の上記第１の窓
   に臨む領域上に延長している層部を有する第１の多結晶
   半導体層を形成すると共に、上記第１の絶縁層上を横切
   って延長している第２の多結晶半導体層を形成する工程
   と、 上記第１及び第２の多結晶半導体層と、上記半導体基板
   とに対する、上記第１の導電型とは逆の第２の導電型を
   与える不純物の導入処理によって、上記第１及び第２の
   多結晶半導体層にそれぞれ上記不純物が導入されて形成
   された第３及び第４の多結晶半導体層を形成すると共に
   、上記半導体基板の主面側における、上記第４の多結晶
   半導体層下の領域よりみて、上記第３の多結晶半導体層
   下の領域側の領域に、上記第３の多結晶半導体層と連接
   して延長している、上記不純物が導入されている第１の
   半導体領域を形成し、且つ上記半導体基板の主面側にお
   ける、上記第４の多結晶半導体層下の領域よシみて、上
   記第１の半導体領域側とは反対側の領域に、上記不純物
   が導入されている第２の半導体領域を形成する工程と、 上記第３の多結晶半導体層の、少くとも上記第１の窓に
   臨む層部に、導電率を低下させる物質を選択的に導入さ
   せることによって、少くとも上記第３の多結晶半導体層
   の上記第１の窓に臨む層部に上記導電率を低下させる物
   質が導入されて形成された層部による高抵抗多結晶半導
   体層部と、上記導電率を低下させる物質の導入された層
   部以外の層部による低抵抗多結晶半導体層部とを形成し
   ている第５の多結晶半導体層を形成する工程と、上記第
   １の絶縁層上に、上記第３及び第５の多結晶半導体層を
   覆って延長している第２の絶縁層を形成する工程と、 上記第２の絶縁層に、上記第５の多結晶半導体層の上記
   高抵抗多結晶半導体層部を外部に臨ませる第２の窓を形
   成する工程と、 上記第２の絶縁層上に上記第２の窓を通じて上記第５の
   多結晶半導体層の上記高抵抗多結晶半導体層部に連結し
   ている導電性層を形成する工程とを含むことを特徴とす
   る半導体集積回路装置の製法。