JPH0746724B2 - 電荷転送素子の出力装置 - Google Patents
電荷転送素子の出力装置Info
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- JPH0746724B2 JPH0746724B2 JP61087066A JP8706686A JPH0746724B2 JP H0746724 B2 JPH0746724 B2 JP H0746724B2 JP 61087066 A JP61087066 A JP 61087066A JP 8706686 A JP8706686 A JP 8706686A JP H0746724 B2 JPH0746724 B2 JP H0746724B2
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- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は電荷転送装置の出力装置に関し、特に初段トラ
ンジスタのゲートのポテンシャルをトランジスタの最適
動作点に設定できる電荷転送装置の出力装置に関する。
ンジスタのゲートのポテンシャルをトランジスタの最適
動作点に設定できる電荷転送装置の出力装置に関する。
背景技術 電荷転送装置の出力装置においては、出力アンプの初段
FETのゲートにCCDの転送チャネルの最終段が接続され、
また、リセットのためのリセットFETが設けられ、この
リセットFETの例えばソースが前記の出力アンプの初段F
ETのゲートに接続されている。
FETのゲートにCCDの転送チャネルの最終段が接続され、
また、リセットのためのリセットFETが設けられ、この
リセットFETの例えばソースが前記の出力アンプの初段F
ETのゲートに接続されている。
出力アンプの初段FETのゲート部分に電荷がないときの
ポテンシャルは、ゲート部分を作成する場合に設定され
るゲート部分の形状、濃度、接合深さ等の作成条件によ
り決定される。したがって、作成されたゲート部分は電
荷がないときのポテンシャルが一定であるため、これに
より初段FETの動作点が決定され、CCDにより転送され初
段FETのゲートに送られた信号電荷の量に応じて出力ア
ンプから出力される出力は所定の関係に設定され、この
関係を変えることができない。
ポテンシャルは、ゲート部分を作成する場合に設定され
るゲート部分の形状、濃度、接合深さ等の作成条件によ
り決定される。したがって、作成されたゲート部分は電
荷がないときのポテンシャルが一定であるため、これに
より初段FETの動作点が決定され、CCDにより転送され初
段FETのゲートに送られた信号電荷の量に応じて出力ア
ンプから出力される出力は所定の関係に設定され、この
関係を変えることができない。
例えばゲートに電荷がある量だけ蓄積された場合にはじ
めて出力が得られるという関係にゲートのポテンシャル
が設定された場合、ゲートにすこしでも電荷が蓄積され
ると出力が得られるという関係にしようとしても、電荷
がないときのゲートのポテンシャルが一定とされている
ので、変更することができない。したがって、トランジ
スタの動作点を変更することができないため、最適の動
作点で動作するようにゲート部分を作製する必要があっ
た。ところがこのようなトランジスタの最適の動作点を
実現するためのゲート部分の作製条件は許容範囲が非常
に狭いため、条件を満たすゲート部分を作製することは
困難であった。
めて出力が得られるという関係にゲートのポテンシャル
が設定された場合、ゲートにすこしでも電荷が蓄積され
ると出力が得られるという関係にしようとしても、電荷
がないときのゲートのポテンシャルが一定とされている
ので、変更することができない。したがって、トランジ
スタの動作点を変更することができないため、最適の動
作点で動作するようにゲート部分を作製する必要があっ
た。ところがこのようなトランジスタの最適の動作点を
実現するためのゲート部分の作製条件は許容範囲が非常
に狭いため、条件を満たすゲート部分を作製することは
困難であった。
また、リセットFETのゲートにリセットのための電圧を
印加し、初段FETのゲート部分に蓄積されている電荷を
リセットFETを通して吐き出す場合に、初段FETのゲート
部分の作製時に決定されるポテンシャルによっては電荷
を吐き出しにくく、リセットを完全に行うことができな
い欠点があった。
印加し、初段FETのゲート部分に蓄積されている電荷を
リセットFETを通して吐き出す場合に、初段FETのゲート
部分の作製時に決定されるポテンシャルによっては電荷
を吐き出しにくく、リセットを完全に行うことができな
い欠点があった。
目 的 本発明はこのような従来技術の欠点を解消し、FETを任
意の動作点で動作させることのできる電荷転送装置の出
力装置を提供することを目的とする。
意の動作点で動作させることのできる電荷転送装置の出
力装置を提供することを目的とする。
発明の開示 本発明によれば、電荷転送素子から転送された信号電荷
を初段FETのゲートから入力し、増幅して出力するアン
プと、電荷転送素子から電荷が転送されない時に、アン
プの初段FETのゲート領域に残存する電荷を掃き出すた
めのリセットFETとを有する電荷転送素子の出力装置
は、アンプの初段FETのゲート領域を、リセットFETのソ
ースおよびドレインのいずれか一方と共通のフローティ
ングディフュージョン領域とするとともに、ゲート領域
に絶縁層を介して制御電極を設け、制御電極に印加する
電圧を選択することにより、アンプの初段FETの動作点
を設定するものである。
を初段FETのゲートから入力し、増幅して出力するアン
プと、電荷転送素子から電荷が転送されない時に、アン
プの初段FETのゲート領域に残存する電荷を掃き出すた
めのリセットFETとを有する電荷転送素子の出力装置
は、アンプの初段FETのゲート領域を、リセットFETのソ
ースおよびドレインのいずれか一方と共通のフローティ
ングディフュージョン領域とするとともに、ゲート領域
に絶縁層を介して制御電極を設け、制御電極に印加する
電圧を選択することにより、アンプの初段FETの動作点
を設定するものである。
実施例の説明 次に添付図面を参照して本発明による電荷転送装置の出
力装置の実施例を詳細に説明する。
力装置の実施例を詳細に説明する。
第２図に本発明による電荷転送装置の出力装置の一実施
例の回路が示され、第２図の点線内の部分の装置の平面
図が第１図（ａ）に、第１図（ａ）のＩ−Ｉ線断面図が
第１図（ｂ）に示されている。
例の回路が示され、第２図の点線内の部分の装置の平面
図が第１図（ａ）に、第１図（ａ）のＩ−Ｉ線断面図が
第１図（ｂ）に示されている。
ｐ型シリコンの基板１の表面にn+領域20が形成され、n+
領域20から間隔をおいてp+領域30が形成されている。p+
領域の周囲にはｎ領域22が形成されている。n+領域20と
ｎ領域22の間の基板表面には絶縁層24を介してゲート電
極26が形成され、n+領域20、ｎ領域22、ゲート電極26に
より第２図に示すリセットFET2が構成されている。n+領
域20はリセットFET2のドレインであり、アルミニウムの
電極により電源VDDに接続されている。
領域20から間隔をおいてp+領域30が形成されている。p+
領域の周囲にはｎ領域22が形成されている。n+領域20と
ｎ領域22の間の基板表面には絶縁層24を介してゲート電
極26が形成され、n+領域20、ｎ領域22、ゲート電極26に
より第２図に示すリセットFET2が構成されている。n+領
域20はリセットFET2のドレインであり、アルミニウムの
電極により電源VDDに接続されている。
また、p+領域30、ｎ領域22、ｐ基板１により第２図に示
すFET3が構成されている。なお、FET3は接合型FET（JFE
T）、静電誘導型トランジスタ（SIT）のいずれでもよ
い。本明細書においてはFETの語はSITを含むものとして
使用する。
すFET3が構成されている。なお、FET3は接合型FET（JFE
T）、静電誘導型トランジスタ（SIT）のいずれでもよ
い。本明細書においてはFETの語はSITを含むものとして
使用する。
p+領域30はFET3のドレインであり、アルミニウムの電極
32により抵抗Ｒを介して電源‐VDDに接続されるととも
に、FET4のゲートに接続されている。
32により抵抗Ｒを介して電源‐VDDに接続されるととも
に、FET4のゲートに接続されている。
ｎ領域22はFET3のゲートであり、リセットFET2のソース
と共通である。ｎ領域22は、フローティングディフュー
ジョン領域である。このｎ領域22上には絶縁層24を介し
てポリシリコン等の制御電極34が設けられている。制御
電極34は印加される電圧を調節することにより、FET3の
動作点を選択するために設けられている。FET3のソース
はｐ基板１であり、ｐ基板１は接地されている。
と共通である。ｎ領域22は、フローティングディフュー
ジョン領域である。このｎ領域22上には絶縁層24を介し
てポリシリコン等の制御電極34が設けられている。制御
電極34は印加される電圧を調節することにより、FET3の
動作点を選択するために設けられている。FET3のソース
はｐ基板１であり、ｐ基板１は接地されている。
また、基板１の表面には埋め込み型のｎチャネル12が形
成され、このｎチャネル12の上面に絶縁層14を介して設
けられたポリシリコン等の複数の電極16を転送用の駆動
電極としてCCD10が構成されている。CCD10のｎチャネル
12は、FET3のゲートであるｎ領域22に接続されている。
第２図においてCCD10からの信号電荷は入力端子６からF
ET3のゲートに入力される。
成され、このｎチャネル12の上面に絶縁層14を介して設
けられたポリシリコン等の複数の電極16を転送用の駆動
電極としてCCD10が構成されている。CCD10のｎチャネル
12は、FET3のゲートであるｎ領域22に接続されている。
第２図においてCCD10からの信号電荷は入力端子６からF
ET3のゲートに入力される。
FET3のゲートであるｎ領域22は、ｎ型の不純物を濃度が
1x1016〜1x1018/cm3、好ましくは5x1016〜0.5x1018/cm3
となるように導入し、空乏化させる。
1x1016〜1x1018/cm3、好ましくは5x1016〜0.5x1018/cm3
となるように導入し、空乏化させる。
また、ゲート電極26、電極16は、PSGの絶縁層18により
被覆されている。
被覆されている。
第２図において、FET4のドレインは電源VDDに接続さ
れ、FET4のソースは出力端子８に接続されるとともに、
FET5のドレインに接続されている。FET5はゲートとソー
スが短絡され、抵抗として機能するようになっている。
れ、FET4のソースは出力端子８に接続されるとともに、
FET5のドレインに接続されている。FET5はゲートとソー
スが短絡され、抵抗として機能するようになっている。
なお、上記の各FETは異なる導電型のものとしてもよい
し、ソースとドレインを逆としてもよい。
し、ソースとドレインを逆としてもよい。
次に第４図のタイミングチャートにより動作を説明す
る。
る。
駆動電極16に電圧を印加することによりCCD10のｎチャ
ネル12内を転送されてきた信号電荷は、CCD10の最終段
の駆動電極16に印加される第４図（ａ）のクロックパル
スがハイレベルのとき最終段の駆動電極16下のｎチャネ
ル12に蓄積され、クロックパルスがローレベルになるFE
T3のゲートであるｎ領域２に転送される。すなわち第２
図の入力端子６からFET3のゲートであるｎ領域22に蓄積
される。
ネル12内を転送されてきた信号電荷は、CCD10の最終段
の駆動電極16に印加される第４図（ａ）のクロックパル
スがハイレベルのとき最終段の駆動電極16下のｎチャネ
ル12に蓄積され、クロックパルスがローレベルになるFE
T3のゲートであるｎ領域２に転送される。すなわち第２
図の入力端子６からFET3のゲートであるｎ領域22に蓄積
される。
これによってｎ領域22の電位が変化し、FET3のゲートに
印加される電圧が変化するから、FET3のドレイン電流が
変化し、この変化に応じて抵抗Ｒにより電圧降下が生
じ、点101の電位が変化する。この点101の電位の変化が
FET4のゲートに印加されると、これに応じてFET4のドレ
イン電流が変化し、FET5が抵抗の働きをするため点102
の電位が変化し、この電位の変化が出力端子８から出力
される。
印加される電圧が変化するから、FET3のドレイン電流が
変化し、この変化に応じて抵抗Ｒにより電圧降下が生
じ、点101の電位が変化する。この点101の電位の変化が
FET4のゲートに印加されると、これに応じてFET4のドレ
イン電流が変化し、FET5が抵抗の働きをするため点102
の電位が変化し、この電位の変化が出力端子８から出力
される。
次にリセットFET2によるリセットについて説明する。
第４図（ａ）のCCD10の最終段の駆動電極16に印加され
るクロックパルスがハイレベルであって、ローレベルに
変化する少し前の時に、第４図（ｂ）のリセットパルス
がハイレベルとなり、リセットFET2のゲートに端子201
から印加される。すると、リセットFET2が導通し、リセ
ットFET2のソースであり、FET3のゲートであるｎ領域22
に残っている電荷が、リセットFET2を通して電源VDDに
流れ、ｎ領域22の電子が掃き出されてリセットされる。
るクロックパルスがハイレベルであって、ローレベルに
変化する少し前の時に、第４図（ｂ）のリセットパルス
がハイレベルとなり、リセットFET2のゲートに端子201
から印加される。すると、リセットFET2が導通し、リセ
ットFET2のソースであり、FET3のゲートであるｎ領域22
に残っている電荷が、リセットFET2を通して電源VDDに
流れ、ｎ領域22の電子が掃き出されてリセットされる。
ここで第４図（ｃ）に示す、電極に印加されるFET3のゲ
ートコントロールパルスとFET3のゲート部分であるｎ領
域22のポテンシャルの変化について説明する。
ートコントロールパルスとFET3のゲート部分であるｎ領
域22のポテンシャルの変化について説明する。
第２図のゲートコントロール端子７から印加される第４
図（ｃ）のゲートコントロールパルスは、第４図（ｂ）
のリセットパルスがリセットFET2のゲートに端子201か
ら印加される時刻にほぼ対応してローレベルのVgLとな
り、CCD10の最終段の駆動電極16に印加される第４図
（ａ）のクロックパルスがローレベルとなると、ハイレ
ベルのVgHとなる。すなわち、リセットFET2がリセット
される時にゲートコントロールパルスはローレベルのVg
Lとなり、CCD10から転送された電荷をFET3のゲートに印
加して信号を読み出すときにはハイレベルのVgHとな
る。
図（ｃ）のゲートコントロールパルスは、第４図（ｂ）
のリセットパルスがリセットFET2のゲートに端子201か
ら印加される時刻にほぼ対応してローレベルのVgLとな
り、CCD10の最終段の駆動電極16に印加される第４図
（ａ）のクロックパルスがローレベルとなると、ハイレ
ベルのVgHとなる。すなわち、リセットFET2がリセット
される時にゲートコントロールパルスはローレベルのVg
Lとなり、CCD10から転送された電荷をFET3のゲートに印
加して信号を読み出すときにはハイレベルのVgHとな
る。
FET3のゲート部分であるｎ領域22のポテンシャルが第３
図に示されている。同図においてＤoxはｎ領域22と制御
電極34とに挟まれたゲート部分の絶縁層14の厚さを示
す。
図に示されている。同図においてＤoxはｎ領域22と制御
電極34とに挟まれたゲート部分の絶縁層14の厚さを示
す。
同図に示すようにゲートコントロールパルスがローレベ
ルのVgLのときには、FET3のゲート部分であるｎ領域22
のポテンシャル303が小さく、ゲートコントロールパル
スがハイレベルのVgHのときには、ｎ領域22のポテンシ
ャル301が大きくなる。信号電荷を読み出すときにはゲ
ートコントロールパルスはVgHが印加され、ゲート部分
のポテンシャルを大きくし、信号電荷がゲート部分に蓄
積され易いようにされる。一方、リセットFET2よりリセ
ットする時にはゲート部分のポテンシャルを小さくし、
信号電荷がゲート部分から吐き出され易くしている。
ルのVgLのときには、FET3のゲート部分であるｎ領域22
のポテンシャル303が小さく、ゲートコントロールパル
スがハイレベルのVgHのときには、ｎ領域22のポテンシ
ャル301が大きくなる。信号電荷を読み出すときにはゲ
ートコントロールパルスはVgHが印加され、ゲート部分
のポテンシャルを大きくし、信号電荷がゲート部分に蓄
積され易いようにされる。一方、リセットFET2よりリセ
ットする時にはゲート部分のポテンシャルを小さくし、
信号電荷がゲート部分から吐き出され易くしている。
なお、信号電荷の読み出し時においてｎ領域22に電荷が
転送され、蓄積されると、ｎ領域22のポテンシャルは第
３図302に示すように、ｎ領域22に電荷がない場合の301
に示すポテンシャルと比較して小さくなる。
転送され、蓄積されると、ｎ領域22のポテンシャルは第
３図302に示すように、ｎ領域22に電荷がない場合の301
に示すポテンシャルと比較して小さくなる。
第５図に、ゲートコントロールパルスVgの変化に応じた
電荷量と出力回路の出力との関係を示す。グラフ501、5
02、503、504の順でゲートコントロールパルスVgが大き
くされている。
電荷量と出力回路の出力との関係を示す。グラフ501、5
02、503、504の順でゲートコントロールパルスVgが大き
くされている。
同図からわかるように、ゲートコントロールパルスVgを
大きくすると、ｎ領域22にCCD10から転送される電荷量
が同じであっても、出力が小さくなる。
大きくすると、ｎ領域22にCCD10から転送される電荷量
が同じであっても、出力が小さくなる。
第４図および第５図からわかるように、FET3のゲート部
分であるｎ領域22上部の制御電極34に印加するゲートコ
ントロールパルスVgを変化させることによって、ｎ領域
22のポテンシャルを変化させることができ、これにより
ｎ領域22に転送される電荷量に対する出力を変化させる
ことができる。すなわち、ゲートコントロールパルスVg
を選択することにより、FET3およびFET4を最適の動作点
で動作させることができる。
分であるｎ領域22上部の制御電極34に印加するゲートコ
ントロールパルスVgを変化させることによって、ｎ領域
22のポテンシャルを変化させることができ、これにより
ｎ領域22に転送される電荷量に対する出力を変化させる
ことができる。すなわち、ゲートコントロールパルスVg
を選択することにより、FET3およびFET4を最適の動作点
で動作させることができる。
例えばゲートコントロールパルスVgを第５図の502に示
す値に設定すれば、信号電荷がないときには出力がな
く、信号電荷が少し発生すると出力が得られるから、FE
T3の動作点として好ましい。また、ゲートコントロール
パルスVgを第５図の503,504に設定すれば、信号電荷が
ある程度の量発生したときに初めて出力が得られる。逆
に、ゲートコントロールパルスVgを501に設定すれば電
荷がないときにも出力が得られる。
す値に設定すれば、信号電荷がないときには出力がな
く、信号電荷が少し発生すると出力が得られるから、FE
T3の動作点として好ましい。また、ゲートコントロール
パルスVgを第５図の503,504に設定すれば、信号電荷が
ある程度の量発生したときに初めて出力が得られる。逆
に、ゲートコントロールパルスVgを501に設定すれば電
荷がないときにも出力が得られる。
従来のFET3のゲート部分のｎ領域22はその形状、濃度、
接合深さ等の作成時の設定条件によってポテンシャルが
定まっているため、FET3の動作点が固定されており、第
５図に示すように動作点を変化させ、最適の動作点で動
作させることはできなかった。したがって、ゲート部分
たるｎ領域22の作成時にFET3の最適の動作点で動作させ
ることができるようにｎ領域22のポテンシャルを設定し
ておく必要があるが、ｎ領域22のポテンシャルを所定の
値に設定できるようにｎ領域22を作製することは非常に
困難だった。
接合深さ等の作成時の設定条件によってポテンシャルが
定まっているため、FET3の動作点が固定されており、第
５図に示すように動作点を変化させ、最適の動作点で動
作させることはできなかった。したがって、ゲート部分
たるｎ領域22の作成時にFET3の最適の動作点で動作させ
ることができるようにｎ領域22のポテンシャルを設定し
ておく必要があるが、ｎ領域22のポテンシャルを所定の
値に設定できるようにｎ領域22を作製することは非常に
困難だった。
本実施例によれば、FET3のゲートたるｎ領域22に絶縁層
14を介して設けられた制御電極34にゲートコントロール
パルスVgを印加することにより、ゲートたるｎ領域22の
ポテンシャルを変化させることができるから、FET3を最
適の動作点で動作させることができる。したがって、ｎ
領域22を作製する場合の作製条件の許容範囲を大きくす
ることができる。
14を介して設けられた制御電極34にゲートコントロール
パルスVgを印加することにより、ゲートたるｎ領域22の
ポテンシャルを変化させることができるから、FET3を最
適の動作点で動作させることができる。したがって、ｎ
領域22を作製する場合の作製条件の許容範囲を大きくす
ることができる。
また、リセットFET2によりリセットする時にゲートコン
トロールパルスVgをローレベルとすることにより、ｎ領
域22に蓄積されている電荷を排出し易くするから、リセ
ットを容易に行うことができ、端子201からリセットFET
2のゲートに印加するリセットパルスの許容範囲を大き
くすることができる。
トロールパルスVgをローレベルとすることにより、ｎ領
域22に蓄積されている電荷を排出し易くするから、リセ
ットを容易に行うことができ、端子201からリセットFET
2のゲートに印加するリセットパルスの許容範囲を大き
くすることができる。
しかも、ｎ領域22のフローティングディフュージョン領
域は、不純物濃度が低いから、リセットFET2によるリセ
ットにより完全に空乏化することができ、電荷が残留す
ることがない。
域は、不純物濃度が低いから、リセットFET2によるリセ
ットにより完全に空乏化することができ、電荷が残留す
ることがない。
したがってリセットFET2をリセットした後にｎ領域22に
その都度異なる量の電荷が残り、これによりリセットノ
イズが発生することもない。
その都度異なる量の電荷が残り、これによりリセットノ
イズが発生することもない。
なお、上記の実施例ではCCDのチャネルをｎチャネルと
し、FETのゲートをｎ領域としているが、異なる導電型
としてもよい。
し、FETのゲートをｎ領域としているが、異なる導電型
としてもよい。
効 果 本発明によれば、出力装置の初段FETのゲート領域に絶
縁層を介してゲート電極を設けたから、このゲート電極
に印加する電圧を選択することにより、ゲート領域のポ
テンシャルを変化させることができ、FETを最適の動作
点で動作させることができる。したがって、ゲート領域
を作製する場合の作製条件の許容範囲を大きくすること
ができる。
縁層を介してゲート電極を設けたから、このゲート電極
に印加する電圧を選択することにより、ゲート領域のポ
テンシャルを変化させることができ、FETを最適の動作
点で動作させることができる。したがって、ゲート領域
を作製する場合の作製条件の許容範囲を大きくすること
ができる。
【図面の簡単な説明】 第１図（ａ）は第２図の点線部を示す平面図、 第１図（ｂ）は第１図（ａ）のＩ−Ｉ線断面図、 第２図は本発明による電荷転送素子の出力装置の一実施
例の回路図、 第３図は第１図（ａ）（ｂ）のｎ領域22のポテンシャル
と電極34に印加する電圧との関係を示す図、 第４図は第１図の装置の動作を示すタイミングチャー
ト、 第５図は第１図のｎ領域22に蓄積される電荷量と出力と
の関係を示す図である。 主要部分の符号の説明 １……基板 ２……リセットFET ３……FET ６……入力端子 10……CCD 12……ｎチャネル 14……絶縁層 16……電極 20……n+領域 22……ｎ領域 24……絶縁層 26……ゲート電極 30……p+領域 34……制御電極
例の回路図、 第３図は第１図（ａ）（ｂ）のｎ領域22のポテンシャル
と電極34に印加する電圧との関係を示す図、 第４図は第１図の装置の動作を示すタイミングチャー
ト、 第５図は第１図のｎ領域22に蓄積される電荷量と出力と
の関係を示す図である。 主要部分の符号の説明 １……基板 ２……リセットFET ３……FET ６……入力端子 10……CCD 12……ｎチャネル 14……絶縁層 16……電極 20……n+領域 22……ｎ領域 24……絶縁層 26……ゲート電極 30……p+領域 34……制御電極
Claims (4)
- 【請求項１】電荷転送素子から転送された信号電荷を増
幅して出力するアンプと、 前記電荷転送素子から電荷が転送されない時に、前記ア
ンプに残存する電荷を掃き出すためのリセットFETとを
有する電荷転送素子の出力装置において、 前記アンプは、前記信号電荷をゲート領域に入力して第
１のソースおよび第１のドレインのいずれか一方に出力
する初段FETを有し、 前記リセットFETは、前記ゲート領域に残存する電荷を
掃き出すための第２のソースおよび第２のドレインのい
ずれか一方を、前記ゲート領域と共通のフローティング
ディフュージョン領域とするとともに、該フローティン
グディフュージョン領域には絶縁層を介して制御電極を
設け、 該装置は、前記制御電極に印加する電圧を選択すること
により、前記初段FETの動作点を設定することを特徴と
する電荷転送素子の出力装置。 - 【請求項２】特許請求の範囲第１項記載の装置におい
て、前記初段FETのゲート領域に残存する電荷を前記リ
セットFETにより掃き出す時に、前記制御電極に印加す
る電圧を信号の読み出し時と異なる値に変化させること
により、前記ゲート領域に残存する電荷を掃き出すのを
容易にすることを特徴とする電荷転送素子の出力装置。 - 【請求項３】特許請求の範囲第１項または第２項記載の
装置において、前記初段FETが接合型FETであることを特
徴とする電荷転送素子の出力装置。 - 【請求項４】特許請求の範囲第１項または第２項記載の
装置において、前記初段FETが静電誘導型トランジスタ
であることを特徴とする電荷転送素子の出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087066A JPH0746724B2 (ja) | 1986-04-17 | 1986-04-17 | 電荷転送素子の出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087066A JPH0746724B2 (ja) | 1986-04-17 | 1986-04-17 | 電荷転送素子の出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62244174A JPS62244174A (ja) | 1987-10-24 |
| JPH0746724B2 true JPH0746724B2 (ja) | 1995-05-17 |
Family
ID=13904567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087066A Expired - Lifetime JPH0746724B2 (ja) | 1986-04-17 | 1986-04-17 | 電荷転送素子の出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746724B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077146A (ja) * | 1992-05-26 | 1995-01-10 | Matsushita Electric Ind Co Ltd | 電荷検出装置 |
-
1986
- 1986-04-17 JP JP61087066A patent/JPH0746724B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62244174A (ja) | 1987-10-24 |
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Legal Events
| Date | Code | Title | Description |
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