JPH0748170B2 - ロックアウト阻止回路 - Google Patents

ロックアウト阻止回路

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JPH0748170B2
JPH0748170B2 JP3159339A JP15933991A JPH0748170B2 JP H0748170 B2 JPH0748170 B2 JP H0748170B2 JP 3159339 A JP3159339 A JP 3159339A JP 15933991 A JP15933991 A JP 15933991A JP H0748170 B2 JPH0748170 B2 JP H0748170B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
システムと外部電源依存型のアタッチメントとの間のロ
ックアウトを阻止するロックアウト阻止回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】「キー
ボード・アンチロックアウト回路」という名称のE.A.Li
ndforsの米国特許第５１１９２６４号は、マイクロコン
ピュータシステムとこれに装着されたキーボード又はマ
ウスとの間のロックアウトの阻止について記載してい
る。そのようなシステムにおいては電源停止後、システ
ムマイクロプロセッサは、システム電源がリサイクリン
グしている間該電源によって発生されたリセット信号に
応答して明示的にリセットされる。しかしながら、キー
ボードのような外部電源依存型（自身の電源を持たな
い）アタッチメントは外部から受け取ったＤＣエネルギ
の状態に反応して暗示的にリセットされる。キーボード
その他の外部電源依存型アタッチメントデバイスのリセ
ットとは、該デバイスに関連する容量性エネルギ保持手
段に保持または充電されている電荷その他のエネルギを
空にすることを意味する。この様なアタッチメントデバ
イスのリセットは、そのデバイスに関連する容量性保持
手段の大きさにより影響される。従って、電源リサイク
リングがＡＣ電源停止あるいは手動オンオフスイッチの
切換動作により起こると、システムマイクロプロセッサ
は常にリセットされるが、電源外乱の持続時間に応じ
て、各アタッチメントがリセットされるに十分な程度に
アタッチメントに保持されたエネルギが放出されない有
限の可能性が小さいながらも存在する。この状態が発生
すると、システムマイクロプロセッサとこれにより影響
を受けたアタッチメントは、システムが生産的処理を継
続できないロックアウトと称される行詰りの状態に達す
る。ロックアウトとは、例えばシステムマイクロプロセ
ッサから、アタッチメントデバイスへある信号を送り、
アタッチメントデバイスがこれに応答して何らかの信号
を返答し、この返答信号に応じてシステムマイクロプロ
セッサが次のプロセスに進むようにシステム全体が構成
されている場合に、アタッチメントデバイスが何らかの
異常で所定の返答信号を返せなかった場合、システムマ
イクロプロセッサは次のステップに進めず、そこで立往
生し、プロセスが行詰ってしまう状態を言う。
【０００３】Lindforsの特許は、キーボードと調整され
たＤＣ動作電圧を受け取るシステムポートとの間に特殊
なロックアウト阻止用遅延回路を挿入することにより、
キーボードに関連したロックアウトを阻止することを開
示する。本発明は、マイクロコンピュータシステムとキ
ーボード以外のアタッチメント（例えばディスクおよび
ディスケット駆動制御デバイス）の間でロックアウトが
発生しうるとの認識の上に立ち、そのようなシステムに
おけるロックアウトを排除する普遍的な装置を提供する
ものである。本発明によれば、システム電源がいずれの
アタッチメントに対してもロックアウトを阻止する遅延
回路を含む。
【０００４】パーソナルコンピュータシステムにおいて
は、システム電源の変動がシステムおよびそれに取付け
られたデバイス（アタッチメント）のリセットを要する
状態を発生させることがある。そのようなリセット動作
は、通常、システムマイクロプロセッサおよびアタッチ
メントにより個別に検出される状態に自動的に応答して
実行される。典型的には、システムマイクロプロセッサ
は、システム電源がリサイクリングするとき該電源によ
り発生され明示的なリセット信号によりリセットされ、
一方電源依存型アタッチメント（キーボード、マウス、
ディスク／ディスケット駆動制御デバイス等）は、それ
らの付勢状態に応じてリセットされる。この状態は、電
源からその時受け取られているＤＣエネルギおよび電源
が低下した後容量的に保持されたエネルギに応じて変わ
る。
【０００５】従って、電源が短時間の電源外乱の後にリ
サイクリングされると、システムマイクロプロセッサは
常にリセットされるが、アタッチメントはそれらのイン
ピーダンスの特性に応じてリセットされたりされなかっ
たりする。システムマイクロプロセッサがリセットさ
れ、アタッチメントがリセットされないようなことが起
ると、ロックアウトと称される処理上の行詰りが発生す
る。具体的には、システムマイクロプロセッサがリセッ
トされ、再ブーティングプロセスにおいて、質問先のア
タッチメントがリセットされなかったためにそのアタッ
チメントから期待した応答を受け取れなかったときにロ
ックアウトが発生する。
【０００６】さらに、現在のシステムにおけるシステム
電源は、ＡＣ電源の外乱が極めて短い（典型的には持続
時間が0.1秒以下）場合、リサイクリングすることなく
動作を続けうる電源ホールドアップ特性を有している。
そのような電源を有しているシステムにおいては、外乱
がロックアウト範囲に入った後も電源はリサイクリング
せず、そのためそのような外乱の後もシステムはリセッ
トされない。
【０００７】システムのリセットは、各リセットが揮発
性メモリに記憶されたデータおよびプログラムを消し去
り、従ってリセットに先立ってプロセスのいずれかのア
プリケーションをアボートさせるので、システムの生産
性を著しく劣化させる。従って不必要なリセットを排除
することが望ましい。さらに、各ロックアウト事象は、
人間の介入による電源コントロールスイッチの動作を必
要とするので、単純なリセットよりもさらに生産性を低
下させる。そしてそのようなスイッチ動作は、無人動作
のシステム（例えば、ネットワークサーバが夜間動作し
ているような）においては合理的な時間では達成できな
い。
【０００８】S.D.Hastingsに対して1988年9月13日に発
行された米国特許第4,771,356号は、極めて短い持続時
間の電源停止の後のマイクロコンピュータのロックアッ
プ状態の発生を阻止する概念を開示している。この特許
に開示の回路は、ＡＣライン電圧を直接モニタし、たと
え半サイクルのＡＣ持続時間（約０．００８秒）の外乱
を検出してもＡＣ転送経路におけるスイッチを開く。そ
の後スイッチは、外乱の持続時間中およびその後数秒間
開成状態に保持され、次いで再び閉成してシステムに再
給電する。この数秒間の遅れによって、システムマイク
ロプロセッサのロックアップを阻止するよう動作する。
システム電源のリサイクリング中に明示的にマイクロプ
ロセッサがリセットされる本発明ではこの様な問題は生
じない。
【０００９】このＡＣスイッチング技術の欠点は、特に
半サイクルのＡＣ変動（即ち0.008秒）よりはるかに長
い間継続するＡＣ外乱に対してその電源が感応しないシ
ステムにおいて、不必要な電源リサイクリングをもたら
す可能性があることである。前述のように、各電源リサ
イクリングはシステムの生産性を著しく低下させ、従っ
て各々の不要なリサイクリングは望ましくない。
【００１０】このＡＣスイッチング技術の別の欠点は、
ＡＣ外乱を検出するために使用した回路は、該回路がＡ
Ｃラインとシステムとの間に必然的に位置するので、該
回路が保護すべきマイクロコンピュータシステムのそれ
から分離されたＤＣ電源を要することである。この付加
的な電源がシステムのコストを増加させる。
【００１１】Hastingsの特許の技術の別の欠点は、その
遅延回路が手動操作しうるいずれかのオンオフスイッチ
の状態に感応せず、そのため潜在的な人為的要素に係わ
る問題を排除しないことである。このように、Hastings
の特許による回路は、ＡＣ外乱を検出すると、ＡＣ電源
エネルギをオフにすることができ、一方監視者は、シス
テム電源がオフになったことを検出すると、システム電
源コントロールスイッチを手動でオンオフ動作させよう
とする。この状態において、外乱の長さに応じて、シス
テム電源コントロールスイッチが手動でオンとされると
き、ＡＣ電源は依然オフの状態ということがありうるこ
とで、このため、監視者にオンオフスイッチ動作を繰り
返えさせることがありうる。このことは、システム動作
の最終的な回復遅れを増大させ、そのためさらにシステ
ムの生産性を劣化させる可能性がある。
【００１２】本発明は、マイクロコンピュータシステム
におけるロックアウトを阻止すると共に、システム電源
の不必要な中断並びにそのような中断の後の不必要な回
復遅れを排除する改良された回路手段を提供する。
【００１３】本発明の回路手段は、その動作を持続させ
るためにシステム電源とは個別の電源を必要としない点
においてHastingsの特許のそれよりもさらに経済的であ
る。
【００１４】上に述べたように、この回路は、マイクロ
コンピュータシステムの電源に組み込まれ、システムマ
イクロプロセッサやアタッチメントに対するＤＣ電源電
圧の中断を排除するようにつくられている。このシステ
ムマイクロコンピュータやアタッチメントは、例えば前
述したホールドアップ時間ファクタのような各々の電源
に係わる特性により給電が不要とされるためである。
【００１５】従って、本発明の目的は、マイクロコンピ
ュータシステムにおけるロックアウトを阻止すると共
に、マイクロコンピュータシステムに対する電源の不必
要な中断を排除する改良された遅延回路を提供すること
である。
【００１６】本発明の別の目的は、システム電源内に組
み込まれ、かつ前記電源において生成されたＤＣ電圧に
より給電される改良された回路手段を提供することであ
る。
【００１７】本発明の別の目的は、システム電源に組み
込まれ、各々の電源のリサイクリングを制御するために
電源において生成された少なくとも１つのＤＣ状態の指
示に応答して動作し、かつそのような状態の持続時間が
付加的な遅延時間より短いときはリサイクリング動作を
生じさせる状態の終了後数秒間の付加的な遅延時間の間
給電回復を遅らせ、その状態の持続時間が前記遅延時間
より長い時は給給電回復を遅らせないロックアウト阻止
用改良遅延回路を提供することである。
【００１８】本発明の関連の目的は、前記遅延回路に電
源リサイクリングを制御させる少なくとも１つの状態指
示の変化が、該回路が含まれる電源の動作特性に合わさ
れることにより、前記遅延回路が不必要なリサイクリン
グやシステムのリセットの誘発を排除する改良遅延回路
を提供することである。
【００１９】本発明の別の目的は、電源リサイクリング
を必要とする状態を検出すると、検出された状態の持続
時間中に電源をオフさせ、次いで安定した動作状態へリ
サイクリングさせる制御信号を生成させ、検出された状
態の持続時間が所定の遅れの時間（数秒）より短いと
き、電源がリサイクリングを開始するのを許可する信号
の発生を数秒間の遅らせるロックアウト阻止のための改
良遅延回路を提供することである。
【００２０】本発明の関連の目的は、電源の動作状態に
対するＡＣ電源エネルギの外乱の作用に関して、ＡＣ電
源エネルギの状態がＯＫかあるいはＮＯＴ ＯＫかを判
別する第１のＤＣ電圧と、手動操作コントロールスイッ
チの状態がオンあるいはオフのいずれかを判別する第２
のＤＣ電圧とを含む複数のＤＣ状態の指示をモニタし、
第１および第２のＤＣ電圧が、ＡＣ電源エネルギがＯＫ
で手動操作スイッチの位置がオンであることを示す所定
の電圧レベルに同時にあるとき、電源をリサイクリング
させる制御信号を発生させる遅延回路を提供することで
ある。
【００２１】
【発明の概要】これらの目的は、システム電源内の複数
のＤＣ電圧指示をモニタし、いずれかのモニタされたＤ
Ｃ電圧指示が電源のリサイクリングを要する外乱を表わ
す所定量だけ変動したとき電源を遮断し、その後該変動
されかつモニタされた指示が外乱の停止を示す状態まで
戻ると、電源をリサイクリングさせる回路をシステム電
源内に設けることにより実現される。これらの回路は、
モニタされた指示の変動の持続時間が追加された遅延時
間より短いとき電源リサイクリングの開始に対して数秒
の付加的遅れを追加する。このように、本発明による回
路は、例えば電源のホールドアップファクタより短い時
間ＡＣ出力を停止させるのとは対照的に、リサイクリン
グを要する電源外乱を示す状態指示をモニタし、そのよ
うな外乱が検出されたとき制御動作を開始する。この制
御動作により、外乱の持続時間の間電源を有効にディス
エーブルとし、その後電源アップリサイクリングのため
に電源を再びイネーブルとする。本発明による回路は、
付加的な遅延を含み、それにより、付加された遅延時間
より短い時間継続する外乱の後の数秒（典型的には4
秒）間、電源を再イネーブルとする動作を条件付きで遅
らせる。
【００２２】このように、ディスエーブル外乱の終了の
後、再イネーブル動作が、外乱の持続時間に応じて即座
にあるいは付加された遅延時間の後に開始される。従っ
て、リサイクリングが必要とされるときの電源の最短の
ディスエーブル時間は付加された遅延時間であって、外
乱がこの最短時間より長いときはディスエーブル時間は
延長されない。実際に、このことは、システムマイクロ
コンピュータがリセットされるとき、システムのアタッ
チメントに容量的に記憶されている動作電圧指示は、タ
イプ、オリジン等とを問わず、アタッチメントが明白に
リセットされるレベルまで減衰するに十分な時間を有
し、同時に長い外乱に対する電源およびシステム動作と
の干渉を最小にすることを保証する。
【００２３】本発明の遅延回路手段の特徴は、付加の遅
延が必要とされるか否かを決定するためにそれぞれの電
源における複数のＤＣ電圧指示に応答して動作すること
である。１つのそのような指示は、ホールドアップファ
クタ等を考慮に入れて、電源のリサイクリング要求に対
してＡＣ電源エネルギのＯＫとＮＯＴ ＯＫとの状態を
判別し、他の指示は、典型的にシステムハウジングに配
置された手動の電源コントロールスイッチのオフとオン
の状態を判別する。このように電源のディスエーブルと
リサイクリングは、これらの指示の一方または双方の状
態が通常の動作レベル（ＯＫおよびオン）から逆のレベ
ル（ＮＯＴ ＯＫまたはオフ）に変わるときにのみ誘発
され、そのようなディスエーブルは、これらの逆の指示
が付加された遅延の持続時間より長く継続したときのみ
付加された遅延時間だけ延長される。
【００２４】本発明の一実施例の特徴は、外乱の長さに
応じて、システムに転送すべき動作電圧をゆっくりと、
あるいは速く発生させることができるよう低速の電圧充
電回路と高速の電圧充電経路を設けていることである。
もし外乱が、いずれかのアタッチメントにおけるロック
アウトの可能性に係わる時間より長く続くと、その外乱
の終了時速い充電経路が選択され、これにより電源のリ
サイクルおよび再イネーブルを開始させる信号が急速に
発生される。その時間より外乱が短かければ、遅い充電
経路が選択されて上記の開始信号の発生を遅らせる。
【００２５】
【実施例】図１を参照すれば、システム１と、電源依存
型のアタッチメントまたはデバイスと（例えばキーボー
ド２）が、システム電源（図示せず）から前記デバイス
へＤＣ供給電圧を転送すべく、かつシステムとデバイス
との間で情報および論理信号を双方向に交換すべく通常
の要領で直接相互に持続されている。システム側のＤＣ
供給電圧ポート３と４とは、各リード線５および６を介
してデバイス側の対応する電圧ポートまで延びている。
リード線５，６はＤＣ供給電圧ＶＳ／ＩＮをデバイス
（キーボード）に転送する。リード線５の電圧の極性は
リード線６の共通の電位を基準にしている。ＶＳ／ＩＮ
は、例えばＡＣユーティリティ電源（本明細書ではＡＣ
電源エネルギとも称される）からのシステム電源（図示
せず）内で発生する。この電源はシステム筺体内に収容
すればよく、あるいはシステムのマザー／プレーナ集積
回路ボードに装着すればよい。
【００２６】ここに述べているロックアウト問題に係わ
るその他のデバイスのアタッチメントとしては、システ
ムディスクドライブ、ディスケット駆動制御デバイス、
内部モデム等を含む。
【００２７】その他のリード線（図示せず）はシステム
とキーボードとの間で双方向的に情報信号を運ぶ。キャ
パシタンス７は、システムポートから受け取られたＤＣ
供給電圧エネルギに係わるデバイス／キーボードの内部
インピーダンスの容量成分を概略表わす。一般的に、デ
バイスは、システムからの明示的なリセット信号を受け
取らず、従って、システム供給電圧ポートで現在現われ
ているエネルギと、キャパシタンス７によって記憶され
ている先に転送されたエネルギの残余とに関連する内部
状態にのみ応答してリセットされる。
【００２８】ここで注意すべき点は、アタッチメントに
おけるリセット状態の設定を決定する状態は、システム
電源の動作状態に即時に追従せず、一方システムの残り
の部分の動作を導く、システムマイクロプロセッサ（図
示せず）は、電源がリサイクルするとき電源からの信号
により明示的にリセットされることである。このよう
に、ＡＣ電源エネルギの外乱の後、あるいはオフからオ
ンの位置への手動コントロールスイッチの動作の後、シ
ステムマイクロプロセッサは、常にリセットされ、一方
アタッチメントがリセットされるか否かは、システムマ
イクロプロセッサがリセットされるときアタッチメント
の内部に蓄積されたエネルギがどの程度減衰している
か、即ち個々のアタッチメントの特性と電源中断の持続
時間とによって決る。
【００２９】８で示すように、システム電源ポート３に
おけるＤＣ供給電圧ＶＳ／ＩＮは、ポート４における共
通の電位に対してある公称レベル（図示キーボード供給
経路においては約＋５ボルト）において安定するように
調整される。ＶＳ／ＩＮはシステム電源（図示せず）に
おいて発生する。ＶＴは、ＶＳ／ＩＮが十分な時間その
レベル以下に留るとすれば、アタッチメントがリセット
するスレッショルド電圧レベルを表わす。現在考えられ
ている電源においては、ＶＳがＶＴより上の調整範囲に
留っている限り、電源動作は影響を受けず、システムは
正常に動作を続ける。ＡＣ外乱あるいはその他の遷移状
態が、十分な持続時間または大きさあるいはこれら両方
であれば、電源はリサイクルする。リサイクルの間、電
源出力はディスエーブルとされ、次いで外乱即ち遷移が
終了した後再度イネーブルとされる。再イネーブルの
間、かつシステム動作に対して適当なレベルにＤＣ出力
電圧が安定化された後、電源は、システムマイクロプロ
セッサをリセットさせ、次いで再ブートさせるリセット
信号を発生する。
【００３０】前述のように、マイクロプロセッサのリセ
ットに続く再ブートの過程の間にリセットされなかった
アタッチメントからシステムマイクロプロセッサが誤っ
た応答を受け取ると、ロックアウトが発生する。そのよ
うなときに、システムマイクロプロセッサはエラー指示
を出し、停止状態へ移行する。マイクロプロセッサは、
アタッチメントが動作しなければその状態から出ること
ができず、かつシステムは、マイクロプロセッサがその
状態にある間有用な処理を行うことができないので、シ
ステムは行詰り即ちロックアウト状態にある。
【００３１】図２は、種々の持続時間の電源中断と、シ
ステムマイクロプロセッサおよびキーボードの動作状態
（リセット即ち正常状態であるか、あるいはリセットさ
れていない状態）との間の関係を示す。種々の時間パラ
メータを備えた同様の関係が他のデバイスにも適用され
る。システム電源はホールドアップ特性を有し、数サイ
クルのＡＣ変動にわたって継続するＡＣ電源エネルギの
出力停止を乗り切ることができるものとする。、ＡＣ電
源の約6サイクル即ち約0.1秒のホールドアップ時間が典
型的なものと考えられる。このように、約0.1秒より短
い時間続くＡＣ出力停止に対して、電源のＤＣ電圧出力
は、許容される動作範囲内に留っており、システムとア
タッチメントとは変動することなく動作を続行する。
【００３２】約0.6秒より長い出力停止の後、システム
マイクロプロセッサとキーボードとは明白にリセットさ
れ（ロックアウトの確率は０である）、そのためシステ
ムが再ブートしてもロックアウトは発生しない。従っ
て、システムは再ブートの後生産的処理を再開できる。
もっとも、電源がディスエーブルとされシステムの揮発
性メモリのデータが消されると、処理中のアプリケーシ
ョンが中断するので、処理の中断は大したことはないと
は言えない。ここでロックアウトの確率が０であること
に対する説明としては、0.6秒（この時間はアタッチメ
ントが変れば変化する）は、キーボードに容量性に保持
されたＤＣエネルギを、各ユニットをリセットさせるレ
ベルより下に減衰させるに十分な長さであるということ
でを指摘しておく。
【００３３】0.1秒と0.6秒との間の範囲においては、ロ
ックアウトの有限の可能性が存在する。この範囲におけ
る電源の外乱の後、システムマイクロプロセッサは、リ
サイクリングしている電源により発生するリセット信号
に応答して明示的にリセットされ、アタッチメントは、
エネルギの保持レベルに応じてリセットされるか、ある
いはリセットされない。前述のように、もしキーボード
あるいはその他のアタッチメントがリセットされないと
すれば、ロックアウトが発生する。即ち再ブートの間に
システムマイクロプロセッサはエラー指示を出し、出力
停止状態に移行し、キーボードを介しての通信を含む他
の有用な動作を阻止する。
【００３４】図２に示すものを要約すると、キーボード
に関連するロックアウトの確率は、0.1秒と0.6秒の間続
く外乱の後は零でなく、その範囲外では事実上零であ
る。全てのアタッチメントは、タイムリミットは異なる
もののこの様なロックアウトの可能性範囲を有する。勿
論、ロックアウトの可能性範囲が狭ければ狭いほど、ロ
ックアウトの発生確率と頻度は少なくなる。
【００３５】既存のシステムにおけるロックアウト発生
が頻繁でなく、かつ手動の復帰（システム電源スイッチ
をオフにし、次いで再びオンにすることによる）が単純
であるにもかかわらず、そのような動作は、無人システ
ム、例えば夜間動作しているネットワークに接続されて
いるシステムにおいては不適切あるいは不都合である。
従って、システムの生産性の阻害をできるだけ少なくし
てロックアウトを阻止することが望ましい。本発明によ
れば、図３に示すように既存あるいは従来の電源に対し
て条件付きで付勢される遅延回路を付加することによ
り、システムにおいてロックアウトを阻止することがで
きる。このような遅延回路の好適実施例を図４および図
５に示す。種々の持続時間の電源中断に対する図４の回
路の動作を図６を参照して説明し、電源中断の持続時間
の同様の範囲に対する図５の回路の動作を図７および図
８を参照して説明する。図７は手動スイッチ中断に関
し、図８はＡＣ出力停止中断に関するものである。
【００３６】そのような遅延回路は、電源動作状態の変
動に応答してシステムマイクロプロセッサおよびアタッ
チメントに対する電源出力側のディスエーブルと再イネ
ーブルとを制御し、再イネーブルの前に条件付きで時間
を付加する。この付加遅延は、通常の電源動作の中断を
もたらす状態が所定の時間範囲（ＡＣ出力停止に対して
は現在のところ0.1秒と4秒の間、手動スイッチ動作に対
しては0秒と4秒との間）内で終了するとき導入される。
付加遅延は、システムアタッチメントに蓄積されたエネ
ルギが、電源が回復したとき全てのアタッチメントがリ
セットされることを保証するに十分低いレベルまで減衰
することを保証する。
【００３７】図４に示す遅延回路実施例は比較回路３０
−３３と、通常のシステム電源（図示せず）の内部端子
３４と３５との間で動作しているその他の回路とを含
む。ＡＣ電源が安定していると、ＤＣの内部バイアス電
圧ＶＩの所定の調整レベル（図示構成においては約12ボ
ルトＤＣ）が内部端子３４に与えられる。図示回路は端
子３５において可変電圧ＥＰＷＭ（イネーブルパルス幅
変調）を発生する。後者の電圧は、比較器３３およびト
ランジスタＱ１を介してバッファされ、対応する制御電
圧信号ＶCの低インピーダンス電源を提供し、この制御
電圧信号ＶCは、パルス幅変調器（図示せず）および電
源の他の通常の回路要素の動作を直接制御する。これに
より、ＶCはシステムマイクロプロセッサおよびアタッ
チメントに提供されるＤＣ出力（システムマイクロプロ
セッサに明示的に結合されているリセット信号を含む）
を制御する。
【００３８】比較器は、内部端子３４に介在している電
圧あるいは電源内で発生する対応する電圧のいずれかで
よい電源からのＤＣバイアス電圧（図示せず）により給
電される。電源からの端子３４への入力は、ノイズに対
する感受性が低い（例えば1/2ボルトより小さいリップ
ル）ことが望ましい。
【００３９】安定した電源動作の間、内部バイアス電圧
（ＶＩ）の所定の調整されたレベルは、端子３４におい
て図示例では約12ボルトである。比較器３０−３２への
入力は、全ての出力が高く、ＥＰＷＭが約6ボルトで安
定であるようにさせる（12ＶＩはＲ８およびＲ５により
形成される抵抗分圧器による降下）ようなものである。
ＥＰＷＭから導出された信号ＶCは、例えば電源に通常
含まれているパルス幅変調回路（図示せず）のような電
源の通常の出力調整要素を制御するために使用され、そ
れにより、システムおよびアタッチメントを付勢する電
源出力ポートのイネーブルおよびディスエーブルを制御
する。
【００４０】ＥＰＷＭが、比較器３３の＋入力側に印加
される基準電圧より高いとき、該比較器の出力は相対的
に低く、抵抗Ｒ９およびＲ１０により形成された分圧器
を介して引き出された電流がＱ１を導通させ、ＶCをＶ
Ｉのレベルまで引き上げる。ＥＰＷＭが比較器３３の＋
入力側に対して低いとき、比較器の出力は高くＱ１の導
通を阻止する。Ｑ１が導通していないと、ＶCは抵抗Ｒ
１１を介して大地に引かれる。このように、ＶCは、Ｅ
ＰＷＭが比較器３３の＋入力側に対して相対的に高いと
き、イネーブルとされ、即ち高く、ＥＰＷＭが相対的に
低いとき、ディスエーブルとされ、即ち低い。
【００４１】図示構成においては、約2.6ボルトである
比較器３３の＋端子における基準電圧は、Ｒ６およびＲ
７により分圧されたＺｄにおける基準（Ｚｄ，Ｒ１およ
びＶＩにより形成される）から導出される。この基準電
圧とＥＰＷＭの最大の正のレベル（6ボルトＤＣ）との
間の大きい差が、比較器３３の動作においてノイズに対
する不感応性手段を提供する。
【００４２】ＶCが高いと、電源の動作は完全にイネー
ブルとされ、システムおよびアタッチメントを動作させ
るに必要な電源電圧が、電源の出力ポート（図示せず）
に印加される。ＶCが低いと、電源の動作がディスエー
ブルとされ、動作電源電圧の出力が抑止される。高−低
−高のＶCの変移に続いて、動作電源出力電圧が安定し
た後、システムマイクロプロセッサにリセット信号を供
給する電源回路（図示せず）は、リセット信号を発生す
るように制御される。この信号は、電源の出力ポート
（図示せず）を介してシステムマイクロプロセッサへ供
給されるが、アタッチメントには供給されず、システム
マイクロプロセッサを明示的にリセットさせ、システム
の再ブートを開始させる。
【００４３】比較器３０−３３は、オープン・コレクタ
出力を備えた単一のＬＭ３３９チップの一部である。比
較器３０−３２（以下比較器Ａ，ＢおよびＣとも称され
る）の各出力は、４０において相互に結合され、これら
比較器の動作の状態は論理ＡＮＤ機能として動作しＥＰ
ＷＭの電圧レベルを決める。内部バイアス電圧ＶＩは、
安定した電源動作と関連のレベル（12ボルト）で安定
し、比較器ＡおよびＢへの入力がイネーブルとされる
（ＡＣがＯＫの状態にあり、手動スイッチがオンの状態
にある）とき、ＥＰＷＭは比較器３３の基準入力側に印
加される電圧に対して正であり、反転比較器３３の出力
を低レベルに駆動する。これは、Ｑ１を導通するよう条
件付け、ＶCを高レベルに駆動して、これにより、電源
の出力がシステムの動作に対して必要なレベルまで上昇
できるようにする。
【００４４】電源内の回路（図示せず）から発生された
比較器Ａへの入力４１は、極性を与えられたオンオフ信
号（ヒステリシス修正付き）を形成する。該信号は、シ
ステムハウジング筺体の外側に配置された手動電源コン
トロールスイッチ（図示せず）の動作状態を示す。この
スイッチは、電源電圧の電源出力への転送を制御するが
電源へのＡＣエネルギの供給を直接中断させる必要はな
い。比較器Ａの入力がスイッチのオフ位置への動作を示
す状態にあるとき、その比較器の出力（即ちＥＰＷＭ）
は低レベルに保持される。その結果、比較器３３の出力
は高レベルに保持され、Ｑ１が導通するのを阻止し、従
って、ＶCは低レベル即ちディスエーブル状態に保持さ
れる。
【００４５】電源内の整流およびろ波回路（図示せず）
から発生した比較器Ｂへの入力４２は、極性を与えられ
たＯＫ／ＮＯＴ ＯＫ信号を形成する。該信号は、電源
から受け取られたＡＣ電源エネルギの状態を示す。これ
らの入力が、ＡＣ ＮＯＴＯＫを示す状態にあるとき、
比較器Ｂの出力は低レベルに保持され、従ってＥＰＷＭ
およびＶCは低レベル即ちディスエーブル状態にある。
【００４６】このように、オフ指示が比較器Ａの入力に
存在しているか、あるいはＡＣ ＮＯＴ ＯＫの指示が
比較器Ｂの入力に存在していれば、ＥＰＷＭおよびＶC
は低レベルにあり、電源出力はディスエーブルとされ
る。
【００４７】ＡＣが電源のホールドアップ時間ファクタ
より長く乱されると、ＡＣ ＮＯＴＯＫ指示が比較器Ｂ
の入力に提供され、ＥＰＷＭを低下させる（逆にＡＣが
それより短い時間乱されるのであれば、そのような指示
は発生しない）。比較器３３の＋入力側でＥＰＷＭが基
準（Ｚｄ両端間の電圧がＲ６およびＲ７により分圧され
る）より下に低下すると、比較器３３の出力が上昇し
て、Ｑ１の導電を阻止し、これにより、抵抗Ｒ１１を介
してＶCを大地（ディスエーブル）レベルまで引き下
げ、電源の出力をディスエーブルとする。
【００４８】ＶCが低下するにつれて、比較器Ｃへの＋
入力側に存在するレベルは、Ｚｄ両端間の基準電圧によ
り決定されるレベルから、ダイオードＤ２および抵抗Ｒ
２，Ｒ３により形成された分圧器で設定された電圧降下
分だけ大地電位に対して減少したレベルまで変化する。
この入力の変化により、比較器Ｃの、従ってＥＰＷＭの
出力を低レベルまで低下させる。ＥＰＷＭおよびＶCは
次いで、コンデンサＣ１のＲ４を介しての放電により、
比較器Ｃへの−入力側の電圧が＋入力側のレベルより下
に低下するまで低レベルに留まる。図示の要素の値では
約4から5秒であるこの放電に係わる遅延時間は、少なく
ともこの遅延時間にわたってＥＰＷＭ（従ってＶCも）
を低レベルに保つ。
【００４９】ＡＣ外乱が終了する（比較器Ｂへの入力が
ＡＣ ＯＫ指示へ戻る）かＣ１の両端間の電圧が低基準
レベルに達するか、いずれか遅い方が発生すると、比較
器ＢまたはＣはＥＰＷＭを上昇させる。ＶCがこれに従
うので、ＡＣ外乱が終了するかあるいはＣ１の放電に係
わる遅延時間の終りが終了するかいずれか遅い方が発生
するとき、電源は再びイネーブルとされる。
【００５０】ＡＣが前述の放電遅延時間より長く乱され
るか、あるいはオンオフスイッチが放電遅延時間より長
くオフに保持された後オン位置にあるとき、比較器Ｃへ
の−入力側は、＋入力側での分圧された基準より低く、
比較器Ｃの出力側はＥＰＷＭが上昇するのを阻止しな
い。従って、ディスエーブル指示が反転する（ＡＣ Ｏ
Ｋあるいはスイッチオン指示が再設定される）と、ＥＰ
ＷＭは瞬時にＲ８を介して高レベルに引張られ、Ｑ１を
導通させ、ＶCを瞬時に上昇させる。
【００５１】電源外乱並びにオンオフスイッチ動作の種
々の時間状態での図４に示す回路の動作を図６に示す。
図６の最初のラインは、３種の長さの時間に対するＡＣ
エネルギあるいは電源スイッチの位置の外乱を示す。こ
れら３種の長さの時間は、電源ホールドアップファクタ
より短い持続時間（即ち＜0.1秒）と、ホールドアップ
時間より長いが公称回路遅れより短い持続時間（この図
においては４秒として示しているが、図示要素を伴う図
４に示す回路の遅れは約5秒に近い）と、4秒に等しい
か、あるいはそれより長い持続時間とである。その他の
２つのラインは、ＥＰＷＭに対するこれらの変動の影響
と、コンデンサＣ１両端間の電圧レベル（Ｖｃａｐ１）
を示す。図６においては、ＡＣ電源エネルギの変動とそ
の関連の動作が実線で示され、ＡＣ状態とは相違するス
イッチ位置の変動と関連の動作が鎖線および点線で示さ
れている。
【００５２】図６での１００における実線と点線とでの
指示は0.1秒より短い継続のＡＣ出力停止が前述した電
源のホールドアップ特性によりＡＣ ＯＫ指示に影響を
与ず、0.1秒より短い時間で完了するオンからオフへ、
そしてオンへのスイッチ動作がオンオフ指示の状態を変
えることを意味する。１０１における対応するＥＰＷＭ
指示は、ＥＰＷＭが0.1秒より短い時間のＡＣ出力停止
によっては影響されず、一方そのときにおけるオンから
オフへそしてオンへのスイッチ動作の間かつそれに続い
て影響される（反転される）のを指示することを意味す
る。ＥＰＷＭは、0.1秒より短い時間のＡＣ出力停止に
対して変動しないので、ＶCはそのようなＡＣ出力停止
の発生時変動せず、従ってそのような出力停止は、シス
テムマイクロプロセッサとアタッチメントとに送られる
電源に影響しない。しかしながら、0.1秒より短い時間
でオンからオフ、そして再びオンへのスイッチ動作に対
して、ＥＰＷＭは１０１の点線で示すように低レベルに
駆動され、次いでコンデンサＣ１の放電（この図におい
ては4秒）と関連した完全遅延時間に対して低レベルに
保持される。この放電タイミングは図６の３番目のライ
ンで点線で示す。
【００５３】0.1秒より長いが4秒より短いいずれかの種
類の電源中断（ＡＣ出力停止あるいはオンからオフ、そ
してオンへのスイッチ）に対して、対応する制御動作
が、コンデンサＣ１に対する電圧Ｖｃａｐ１の放電によ
りタイミングがとられる。ＥＰＷＭ（およびＶC）は、
その放電に関連した遅延時間全体に対して低レベルに留
っている。
【００５４】4秒より長く続くいずれかの種類の中断に
対しては、Ｖｃａｐ１は通常の時間（4秒）に放電する
が、ＥＰＷＭ（およびＶC）は、ディスエーブル指示の
時間全体にわたり低レベルに留まり、次いで（比較器３
０−３３およびＱ１の遷移動作に関連した比較的短い遅
延以外の遅延をもたらすことなく）瞬時に高いレベルま
で上昇する。ＶCは低レベルに留っているので、Ｃ１は
充電が阻止され、Ｖｃａｐ１は外乱時間全体にわたって
低レベルに留っている。
【００５５】電源が6秒より長くオフされた後リサイク
ルされるとき、ＶＩはまず接地されるか、あるいは極め
て低電圧レベルにあり、そのため図４の回路の動作は、
これらの回路を動作させるに適したレベルまでＶＩを持
ってくるために電源が要する時間だけさらに遅延しう
る。一般的に、この電源アップの遅延は、コンデンサＣ
１の放電に関連した遅延に対して極めて短い。
【００５６】図５は本発明の第２の好適実施例を示す。
図４の実施例と同様に、図５に示す遅延回路は、当該技
術分野において周知のように内部にヒステリシス補償を
それぞれ備えた４つの比較器７０から７３までを含む。
図４と同様、比較器７０−７３を含む図５の回路は、電
源により内部で発生する低ＤＣバイアス電圧により給電
される。比較器７０と７３とは反転比較器として動作
し、比較器７１と７２とは非反転比較器として動作す
る。図５の各比較器は、図示されている制御即ち可変入
力と、制御入力と比較される基準入力（図示せず）を有
している。
【００５７】反転比較器７０は、その制御／可変入力
を、抵抗７５と手動のオンオフスイッチ７４との接合点
から受け取る。図示のように、スイッチ７４は、抵抗７
５と大地の間のソフトタイプスイッチ（即ちＡＣ電源エ
ネルギの経路に直接位置していない）である。オン位置
においては、スイッチはＤＣ電圧を電源の出力ポートま
で転送することができる。スイッチ接点あるいはその回
路と等価なものは、スイッチのオフ位置で開成し、オン
位置で閉成する。このように、比較器７０への入力は、
スイッチが開成しているとき高く（内部バイアス電
圧）、スイッチが閉成しているとき低い（大地電位）。
【００５８】非反転比較器７１への制御入力は、大地と
ＡＣ電源エネルギの状態を表わすＤＣ信号との間で抵抗
７６（Ｒｓ１およびＲｓ２）により形成された分圧器か
らとられる。後者のＤＣ信号は従来の整流およびろ波動
作を介して電源内部でＡＣ電源から発生される。このよ
うに、この比較器への電圧入力の平均レベルは、ＡＣ電
源が安定しているとき高レベルで、ＡＣ電源の出力停止
の間は低レベルにある。
【００５９】比較器７０と７１との出力は、反転比較器
７３の入力に結合され、従って比較器７０および７１の
状態は一致して動作して、比較器７３の入力状態に影響
を与える。後述する比較器７３の出力は、図４の信号Ｖ
Cにより実行される機能に全体的に対応する制御機能、
即ちシステムマイクロプロセッサとアタッチメントとに
ＤＣ動作電圧を提供する内部電源要素の制御動作を実行
する電圧である。
【００６０】比較器７２は、コンデンサ７８（遅延コン
デンサ２とも称される）の両端間の電圧を検出する。電
源が活性であり、かつ安定状態にあると、コンデンサ７
８は完全に充電され、＋５ボルトＤＣがダイオード７７
を介して比較器７２の入力に結合される。内部電源がデ
ィスエーブルにされるとき、ダイオード７７に対するそ
の入力でのバイアスレベルは低下し、コンデンサ７８は
約3から6秒（以下の説明においては公称４秒）の遅延時
間にわたって抵抗Ｒｄを介してゆっくりと放電する。こ
のように、比較器７２への入力は、電源が通常に動作し
ているときは高く、電源が遅延コンデンサ２を放電する
に十分な時間（公称４秒）ディスエーブルされるときは
低い。
【００６１】比較器７２の出力は、抵抗７９および８０
を介して内部バイアス電圧に結合され、入力に追従す
る。このように、比較器７２の出力は、入力が高いとき
高く、入力が低いとき低い。比較器出力は抵抗８０を介
して急速充電トランジスタ８１（Ｑｆａｓｔ）のベース
に結合されている。Ｑｆａｓｔのベースは直接内部バイ
アス電圧に結合されている。このように、遅延コンデン
サ２が放電される（比較器７２の入力と出力は低い）と
き、Ｑｆａｓｔのベースはエミッタより低く引かれ、そ
のためＱｆａｓｔは、抵抗８２を介してバイアス電圧と
コンデンサ８３（遅延コンデンサ１）との間の低インピ
ーダンス充電経路を提供する。 抵抗８２は、コンデン
サ８３の充電ノード８４が比較器７０と７１との出力に
より低レベルに保持されているとき（即ちスイッチ７４
がオンでＡＣが安定しているとき）、コンデンサ８３
（遅延コンデンサ１）に対する急速充電経路を提供す
る。比較器７２への入力が高い場合、Ｑｆａｓｔは導通
せず、コンデンサ８３は、Ｒｆａｓｔの抵抗よりはるか
に大きい抵抗を提供する抵抗Ｒｓｌｏｗを介して細流の
速度で充電される。
【００６２】比較器７３の出力側は、トランジスタ８５
−８７（Ｑ１−Ｑ３）を介してバッファされる。前述の
ように、これらトランジスタの出力は、集約的に、図４
の電圧ＶCと関連したものと等価の機能を実施する。比
較器７３への入力が高い（コンデンサ８３が完全に充電
されている）とき、比較器の出力は低く、トランジスタ
Ｑ１〜Ｑ３のベースをオフにバイアスし、これにより各
トランジスタを非導通にさせる。これらのトランジスタ
のコレクタは、抵抗（図示せず）を介して高バイアス電
圧に結合されている。その結果、これらのトランジスタ
が非導通であるとき、それらのコレクタの出力は高く、
即ちそれぞれ指示された電源制御機能に対してイネーブ
ルにする。逆に、もし遅延コンデンサ１が完全に充電さ
れていないとすれば、比較器７３への入力は低く、比較
器の出力は高く、そのためＱ１−Ｑ３は導通して各コレ
クタを低レベル／大地レベルまで引く。このレベルはシ
ステムおよびアタッチメントに対するディスエーブルレ
ベルを示す。
【００６３】以下は、以下の状態にある図５に示す回路
の動作の図７および図８に関する説明である。（１）Ａ
Ｃ安定のスイッチ７４が、0.1秒より短い時間でオンか
らオフまで動作している。（２）ＡＣ安定のスイッチ７
４が0.1秒より長いが4秒より短い時間遷移的にオフであ
る。（３）ＡＣ安定のスイッチ７４が4秒より長くオフ
である。（４）スイッチ７４が連続的にオンであり、か
つＡＣ電源が0.1秒より短い時間アウトである。（５）
スイッチ７４が継続的にオンであり、かつＡＣ電源が0.
1秒より長いが4秒より短い時間アウトである。（６）ス
イッチ７４が連続的にオンであり、かつＡＣ電源が4秒
より長くアウトである。図７は、前述の種々の時間期間
に対してスイッチがオフとされたときの回路の状態を示
す。図８は、これらの時間期間ＡＣ電源エネルギがアウ
トである回路状態を示す。
【００６４】１）ＡＣ安定のスイッチ７４が0.1秒より
短い時間遷移的にオフとなる。比較器７０への入力（７
０ＩＮ）が高レベルであり、一方スイッチはオフである
か低レベルである。スイッチ状態が変動している間、Ａ
Ｃ電源エネルギ（７１ＩＮ）の平均レベルが一定して高
いレベル即ち安定状態に留っていると推定される。オフ
へのスイッチの動作により、コンデンサ８３および７８
を放電させる。コンデンサ８３は急速に放電し、一方比
較器７０の入力が高レベルである（即ち出力は低レベル
である）。＋5ボルト出力が低下するにつれて、コンデ
ンサ７８は（抵抗Ｒｄを介して）放電を始め、コンデン
サの両端間の電圧が比較器７２の入力基準電圧より低く
なるまで（ゆっくりと公称４秒の遅延間隔にわたって）
放電を継続する。この時、比較器７２の出力が低レベル
（７２ＯＵＴを参照）に行き、Ｑｆａｓｔを瞬間的に導
電させる（７０ＩＮがその場合低レベルであり、そのた
めＱｆａｓｔの導電を阻止しないためである）。Ｑｆａ
ｓｔの短い導電により、７３ＩＮで示すようにコンデン
サ８３の再充電を急速に完了する（その点まで、コンデ
ンサはＲｓｌｏｗを介してゆっくりと再充電する）。そ
のため、ＱｎＯＵＴで示すように電源システム出力を必
要な正のレベルまで回復されるのを完了する。
【００６５】２）ＡＣ安定のスイッチ７４が0.1秒より
長いが4秒より短い時間遷移的にオフである。この状態
においては、（比較器７０，７２および７３の）回路状
態の変動は、0.1秒より短いスイッチオフ動作について
指示したものと同一であり、電源システムの出力は、コ
ンデンサ７８の放電時間と関連の4秒の公称遅延時間全
体にわたりオフに保持される。
【００６６】３）ＡＣ安定のスイッチ７４が４秒より長
くオフである。コンデンサは、4秒の後高速充電経路を
コンデンサ８３に対してイネーブルにするに十分放電さ
れる（７２ＩＮと７２ＯＵＴとを参照）。しかしなが
ら、コンデンサ８３は、比較器７０の低出力（比較器に
対する高入力）により前記急速充電経路を介して充電さ
れるのを阻止される。
【００６７】４）スイッチ７４が連続的にオンであり、
かつＡＣ電源が0.1秒より短い時間アウトである。図８
を参照すれば、（電源に対する平均ＡＣ電源エネルギ入
力を表わす）７１ＩＮが僅かに乱されるが、比較器７２
の出力において何ら充電を発生させるに十分でない程度
に乱される。従って制御信号ＱｎＯＵＴと、関連のシス
テムに対する電源出力とは影響されない。
【００６８】５）スイッチ７４が連続的にオンであり、
かつＡＣ電源が4秒より短いが0.1秒より長い時間アウト
である。（図８の）７１ＩＮは下限まで低下し、コンデ
ンサ８３を放電し、これにより、比較器７３およびＱｎ
を介して電源出力をディスエーブルにする。このため、
コンデンサ７８が放電する（図８の７２ＩＮ）。その放
電に関連した公称4秒の遅延時間の終りで、７２ＯＵＴ
は瞬間的に低下し、コンデンサ８３を、ＱｎＯＵＴをシ
ステムへの通常の電源出力に関連の安定した正のレベル
まで回復できるようにするレベルまで急速に再充電させ
ることができる。
【００６９】６）スイッチ７４が連続的にオンであり、
かつＡＣ電源が4秒より長くアウトである。７４ＩＮ
は、全外乱時間にわたり低レベルに留っている。７２Ｉ
Ｎと７２ＯＵＴとは、コンデンサ７８の放電を反映して
いるが、コンデンサ８３（７３ＩＮ）は、比較器７１へ
の低レベル入力が出力停止の終了まで継続するので、放
電状態のまま留っている。
【００７０】図４と図５とを比較すれば、双方の回路が
４つの機能的に等価の比較器を用いており、図４のコン
デンサＣ１と図５のコンデンサ７８とが同一の遅延タイ
ミング機能を実施することが認められる。図５において
は、コンデンサ８３とその充電回路とは、制御ノード８
４を充電し、かつ該ノードに結合された比較器を付勢す
る内部バイアス電圧源におけるノイズの動作から前記制
御ノード８４を遮断する。図４の回路においてはこの点
正確な機能均等性は無いが、図４の比較器／バッファ３
３に対する制御および基準入力の制限された振幅（図５
における比較器７３の機能的均等物）は、少なくとも、
３４に現われるノイズ（内部バイアス電圧ＶＩの電源）
に関連して図４の制御出力ＶCに対してノイズ不感応性
の手段を提供する。
【図面の簡単な説明】
【図１】本発明の指向するロックアウト問題を概略図示
する線図。
【図２】本発明の指向するロックアウト問題を概略図示
する線図。
【図３】ロックアウト問題を解決するために現在採られ
ている方法を概略図示する線図。
【図４】本発明により構成したオン／オフ電源遅延回路
の好適実施例を示す図。
【図５】本発明により構成したオン／オフ電源遅延回路
の好適実施例を示す図。
【図６】電源出力停止と手動オン／オフスイッチ動作の
種々状態での図４に示す回路の動作特性を示す図。
【図７】図５に示す手動オン／オフスイッチの種々タイ
ミングの動作に応答した図５に示す回路の動作特性を示
す図。
【図８】種々タイミングのＡＣ出力停止状態に応答した
前記回路の動作特性を示す図。
【符号の説明】
３０，３１，３２，３３：比較回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｈ 3/00 4234−5Ｇ Ｇ０６Ｆ 1/00 ３３４ Ｚ (72)発明者 サルヴァトーレ・リチャード・リジオ、ジ ュニアー アメリカ合衆国33486、フロリダ州 ボ カ・ラトン、サウス・ウエスト・エレベン ス・ストリート 1741番地

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの電源依存型アタッチメ
    ントを有するマイクロコンピュータシステムの電源から
    のＤＣ供給電圧の転送を制御するロックアウト阻止回路
    であって、 前記電源からの第１のＤＣ電圧により給電され、前記マ
    イクロコンピュータシステムおよび前記アタッチメント
    を作動させるための第２のＤＣ電圧を生成し、前記電源
    が受け取るＡＣ電源の状態を指示する前記電源からの第
    ３のＤＣ電圧に応答して、前記マイクロコンピュータシ
    ステムおよび前記アタッチメントの間のロックアウトを
    阻止するに十分な所定の遅延時間の間前記第２のＤＣ電
    圧の生成を条件付きで禁止する回路手段を備え、 前記回路手段は、前記第３のＤＣ電圧が前記所定の遅延
    時間より短い時間継続するＡＣ外乱を指示するとき、前
    記第２のＤＣ電圧の生成を前記所定の遅延時間の間禁止
    されることを特徴とするロックアウト阻止回路。
  2. 【請求項２】 少なくとも１つの電源依存型アタッチメ
    ントを有するマイクロコンピュータシステムの電源から
    のＤＣ供給電圧の転送を制御するロックアウト阻止回路
    であって、 前記電源からの第１のＤＣ電圧により給電され、前記マ
    イクロコンピュータシステムおよび前記アタッチメント
    を作動させるための第２のＤＣ電圧を生成し、前記電源
    が受け取るＡＣ電源の状態を指示する前記電源からの第
    ３のＤＣ電圧に応答して、前記マイクロコンピュータシ
    ステムおよび前記アタッチメントの間のロックアウトを
    阻止するに十分な所定の遅延時間の間前記第２のＤＣ電
    圧の生成を条件付きで禁止する第１の回路手段と、 前記第１のＤＣ電圧で給電され、前記第２のＤＣ電圧を
    条件付きで生成する第２の回路手段と、 前記第１のＤＣ電圧で給電され、前記第３のＤＣ電圧に
    応答してＡＣ外乱を指示する第３の回路手段と、 前記第３回路手段の作動に応答して前記第２の回路手段
    の作動を前記マイクロコンピュータシステムおよび前記
    アタッチメントの間のロックアウトを阻止するに十分な
    時間の間阻止する第４の回路手段とを備え、 前記第１の回路手段は、前記第３のＤＣ電圧が前記所定
    の遅延時間より短い時間継続するＡＣ外乱を指示すると
    き、前記第２のＤＣ電圧の生成を前記所定の遅延時間の
    間禁止されることを特徴とするロックアウト阻止回路。
  3. 【請求項３】 前記第３のＤＣ電圧は、前記電源へのＡ
    Ｃ電源が乱されないときは一定であり、かつ前記ＡＣ電
    源が前記電源の設計条件で決る、前記遅延時間より短い
    が前記ＡＣ電源の数サイクル時間より長い、所定のホー
    ルドアップ時間より長い時間の間外乱を受けたときにの
    み、前記第４の回路手段により検出可能である電圧レベ
    ルの変動を受け、 前記第４の回路手段は、前記第３のＤＣ電圧における変
    動に応答して前記ホールドアップ時間より長いが前記所
    定の遅延時間より短い外乱および前記所定遅延時間より
    長い外乱を判別し、各々の判別された外乱の期間中、お
    よび前記外乱の持続時間が前記遅延時間より短い場合に
    は前記遅延時間に対応する付加時間の間、前記第２の回
    路手段の作動を禁止することを特徴とする請求項２に記
    載のロックアウト阻止回路。
  4. 【請求項４】 前記第４の回路手段は、ＡＣ電源の状態
    に関連しないＤＣ電圧指示に応答して、前記第２の回路
    手段の動作の禁止並びに再イネーブルを条件づける手段
    を含む請求項３に記載のロックアウト阻止回路。
  5. 【請求項５】 前記電源は、手動の電源オンオフスイッ
    チおよび前記スイッチの動作状態を表わす内部ＤＣ電圧
    指示手段を含み、前記の関連しない状態に応答して条件
    付ける手段は、前記内部スイッチ指示手段に応答して前
    記第１の回路手段のディスエーブルおよび再イネーブル
    を条件づけることを特徴とする請求項４に記載のロック
    アウト阻止回路。
  6. 【請求項６】 少なくとも１つの電源依存型アタッチメ
    ントを有するマイクロコンピュータシステムを付勢する
    ためにＡＣ電源エネルギをＤＣ電圧に変換する電源に組
    み込まれたロックアウト阻止回路であって、 前記電源において発生したＤＣ電圧によって給電され、
    前記マイクロコンピュータシステムに関して前記電源の
    ＤＣ出力に悪影響を与える前記ＡＣ電源エネルギにおけ
    る外乱を示すＤＣ電圧指示を検出する第１の比較器回路
    と、 前記電源の内部で発生されたＤＣ電圧により充電される
    抵抗−コンデンサタイミング回路と、 前記抵抗−コンデンサタイミング回路のコンデンサにか
    かる電荷を検出する第２の比較回路と、 前記マイクロコンピュータシステムに関する前記電源の
    ＤＣ出力を制御する第３の比較回路と、 前記第１および第２の比較回路の出力と前記第３の比較
    回路の制御入力との間で結合され、前記コンデンサが少
    なくとも所定の電圧まで充電され、同時に前記第１の比
    較回路への入力が前記電源の通常動作に適したＡＣ電源
    エネルギレベルを示したときのみ、前記電源が前記マイ
    クロコンピュータシステムを付勢できるようにするた
    め、前記第３の比較回路を条件付ける手段と、 前記タイミング回路に結合され、前記ＡＣ電源エネルギ
    が所定の遅延時間より短い所定時間より長い時間の間外
    乱を受けるとき、前記コンデンサを前記所定の遅延時間
    にわたって放電させる手段とを備え、 前記遅延時間は、前記マイクロコンピュータシステムが
    前記ＡＣ外乱の後再付勢されるとき前記マイクロコンピ
    ュータシステムの全ての要素がリセットされるのを保証
    するに十分な時間であることを特徴とするロックアウト
    阻止回路。
  7. 【請求項７】 マイクロコンピュータシステの電源から
    のＤＣ動作電圧の転送を制御するロックアウト阻止回路
    において、 前記電源内で発生したＤＣバイアス電圧により充電さ
    れ、放電時所定のタイミング遅延を有する抵抗−コンデ
    ンサタイミング回路と、 前記電源の内部で発生したＤＣバイアス電圧により給電
    され、前記電源エネルギのレベルを示すＤＣ電圧を、前
    記電源により与えられる基準ＤＣ電圧と比較することに
    よりＡＣ電源エネルギの出力停止を検出する第１の比較
    回路と、 前記電源の内部で発生したＤＣバイアス電圧により給電
    され、前記電源に結合の手動オンオフスイッチの位置を
    示すＤＣ電圧を、前記電源により与えられる基準ＤＣ電
    圧と比較することにより前記スイッチの動作状態の変化
    を検出する第２の比較回路と、 前記電源の内部で発生したＤＣバイアス電圧により給電
    され、前記タイミング回路で発生したＤＣ電圧を、前記
    電源により与えられる基準ＤＣ電圧と比較することによ
    り前記タイミング回路に現在蓄積されている充電のレベ
    ルを検出する第３の比較回路と、 前記電源の動作を制御する出力を有する第４の比較回路
    と、 前記第１，第２および第３の比較回路の出力を共通に前
    記第４の比較回路の入力に結合する手段と、 前記タイミング回路に結合され、前記ＡＣエネルギが前
    記所定レベルより下に低下したことを前記第１の比較回
    路が検出するか、前記スイッチがオフ位置にあることを
    前記第２の比較回路が検出したとき、前記タイミング回
    路を前記所定の遅延時間にわたって前記所定の充電レベ
    ルより下に放電させる手段とを備え、 前記放電により、前記第３の比較回路は、少なくとも前
    記所定の遅延時間にわたって前記第１およびは第２の比
    較回路のいずれかの動作により前記第４の比較回路がイ
    ネーブル状態に回復するのを阻止し、 前記所定の遅延時間は、電源が回復したとき前記マイク
    ロコンピュータシステムに取付けられた全てのアタッチ
    メントデバイスおよび前記電源から得られるＤＣ電源が
    リセットされ、前記マイクロコンピュータシステムのロ
    ックアウトを阻止するに十分な時間であることを特徴と
    するロックアウト阻止回路。
  8. 【請求項８】 前記タイミング回路を放電させる前記手
    段が、前記第４の比較回路の出力に結合され、前記の第
    １あるいは第２の比較回路のいずれかが、それぞれＡＣ
    出力停止あるいはスイッチのオンからオフへの動作を示
    す出力の変化を受けるとき、前記放電を開始することを
    特徴とする請求項７に記載のロックアウト阻止回路。
  9. 【請求項９】 前記タイミング回路を放電させる前記手
    段が、前記電源のバイアス電圧が前記第４の比較回路の
    動作により低下するとき、前記放電を開始するようこと
    を特徴とする請求項７に記載のロックアウト阻止回路。
  10. 【請求項１０】 前記第３の比較回路の出力に結合さ
    れ、前記第１，第２および第３の比較回路に給電する前
    記電源により生成される前記ＤＣ電圧におけるノイズの
    作用から前記第４の比較回路を遮断する第２の抵抗−コ
    ンデンサタイミング回路を含む請求項９に記載のロック
    アウト阻止回路。
  11. 【請求項１１】 前記の第２のタイミング回路が、前記
    第４の比較回路の入力に作用する容量性に蓄積された電
    圧を発生させる速い充電経路および遅い充電経路を含
    み、前記第３の比較回路が前記所定の時間レベルより下
    で前記の最初に述べたタイミング回路の放電を検出し、
    同時に前記第１および第２の比較回路が通常のＡＣ電源
    エネルギおよび前記スイッチのオン状態に関連した状態
    にあるとき、前記速い充電経路がイネーブルされること
    を特徴とする請求項８に記載のロックアウト阻止回路。
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