JPH0748313B2 - 広帯域サンプル／ホールド回路 - Google Patents
広帯域サンプル／ホールド回路Info
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- JPH0748313B2 JPH0748313B2 JP3266293A JP26629391A JPH0748313B2 JP H0748313 B2 JPH0748313 B2 JP H0748313B2 JP 3266293 A JP3266293 A JP 3266293A JP 26629391 A JP26629391 A JP 26629391A JP H0748313 B2 JPH0748313 B2 JP H0748313B2
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- clock signal
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Links
- 239000003990 capacitor Substances 0.000 claims description 67
- 239000000872 buffer Substances 0.000 claims description 35
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000005070 sampling Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、サンプル／ホールド回
路に係るもので、詳しくは、アナログ入力信号を２つの
通路にサンプル／ホールドした後、スイッチング制御し
て出力することにより、充分なサンプリング及びホール
ド時間を有するようにし、広帯域アナログ入力信号変動
を忠実に追従しながら高速処理を行い得るようにした広
帯域サンプル／ホールド回路に関するものである。
路に係るもので、詳しくは、アナログ入力信号を２つの
通路にサンプル／ホールドした後、スイッチング制御し
て出力することにより、充分なサンプリング及びホール
ド時間を有するようにし、広帯域アナログ入力信号変動
を忠実に追従しながら高速処理を行い得るようにした広
帯域サンプル／ホールド回路に関するものである。
【０００２】
【従来の技術】一般に、サンプル／ホールド回路におい
ては、アナログ信号をディジタル信号に変換する場合、
アナログ入力信号をサンプル／ホールドクロック信号の
２分の１周期の間サンプリングし、残りの２分の１周期
の間はサンプリングレベルをホールドするようにしてア
ナログ／ディジタル変換器の入力回路に使用されてい
た。そして、このような従来のサンプル／ホールド回路
においては、図４に示したように、アナログ入力信号Ｖ
inが入力する入力バッファ１と、該入力バッファ１の出
力を所定周期を有するサンプル／ホールドクロック信号
ＣＫの反転信号ＣＫＢによりその所定周期に伝達／遮断
するスイッチＳＷ１と、該スイッチＳＷ１の出力信号を
サンプリングした後そのスイッチＳＷ１のオフ時にサン
プリングレベルをホールドし出力するサンプル／ホール
ドコンデンサＣと、該サンプル／ホールドコンデンサＣ
の出力をバッファリングし、出力信号Ｖoutとして出力
する出力バッファ２とにより構成されていた。また、こ
のように構成された従来のサンプル／ホールド回路の作
用を図５を用いて説明すると次のようである。
ては、アナログ信号をディジタル信号に変換する場合、
アナログ入力信号をサンプル／ホールドクロック信号の
２分の１周期の間サンプリングし、残りの２分の１周期
の間はサンプリングレベルをホールドするようにしてア
ナログ／ディジタル変換器の入力回路に使用されてい
た。そして、このような従来のサンプル／ホールド回路
においては、図４に示したように、アナログ入力信号Ｖ
inが入力する入力バッファ１と、該入力バッファ１の出
力を所定周期を有するサンプル／ホールドクロック信号
ＣＫの反転信号ＣＫＢによりその所定周期に伝達／遮断
するスイッチＳＷ１と、該スイッチＳＷ１の出力信号を
サンプリングした後そのスイッチＳＷ１のオフ時にサン
プリングレベルをホールドし出力するサンプル／ホール
ドコンデンサＣと、該サンプル／ホールドコンデンサＣ
の出力をバッファリングし、出力信号Ｖoutとして出力
する出力バッファ２とにより構成されていた。また、こ
のように構成された従来のサンプル／ホールド回路の作
用を図５を用いて説明すると次のようである。
【０００３】すなわち、図５（Ｂ）に示した波形のアナ
ログ入力信号Ｖinが入力バッファ１に入力され、図５
（Ａ）に示した所定周期を有する矩形波信号ＣＫの反転
信号ＣＫＢがサンプル／ホールドクロック信号としてス
イッチＳＷ１の制御端子に印加すると、そのサンプル／
ホールドクロック信号ＣＫＢの低電位区間でスイッチＳ
Ｗ１がオンされ入力バッファ１で出力するアナログ入力
信号Ｖinがサンプル／ホールドコンデンサＣに伝達さ
れ、その直後の高電位区間ではスイッチＳＷ１がオフさ
れサンプル／ホールドコンデンサＣに伝達する入力バッ
ファ１の出力が遮断される。よって、そのサンプル／ホ
ールドコンデンサＣは図５（Ｃ）に示したようにスイッ
チＳＷ１のオンされる区間において入力バッファ１及び
スイッチＳＷ１を通って伝達されるアナログ入力信号Ｖ
inをサンプリングし、スイッチＳＷ１のオフされる区間
ではサンプル／ホールドコンデンサＣの放電ループがな
いため、オンからオフに移る時点の信号のレベルをその
まま保持するホールド作用を行う。従って、サンプル／
ホールドコンデンサＣがサンプル／ホールドクロック信
号ＣＫＢに同期し、図５（Ｂ）に示したようなアナログ
入力信号Ｖinを図５（Ｃ）に示したようにサンプル／ホ
ールドし、該サンプル／ホールド信号ＶCが出力バッフ
ァ２を通って出力信号Ｖoutとして出力されていた。
ログ入力信号Ｖinが入力バッファ１に入力され、図５
（Ａ）に示した所定周期を有する矩形波信号ＣＫの反転
信号ＣＫＢがサンプル／ホールドクロック信号としてス
イッチＳＷ１の制御端子に印加すると、そのサンプル／
ホールドクロック信号ＣＫＢの低電位区間でスイッチＳ
Ｗ１がオンされ入力バッファ１で出力するアナログ入力
信号Ｖinがサンプル／ホールドコンデンサＣに伝達さ
れ、その直後の高電位区間ではスイッチＳＷ１がオフさ
れサンプル／ホールドコンデンサＣに伝達する入力バッ
ファ１の出力が遮断される。よって、そのサンプル／ホ
ールドコンデンサＣは図５（Ｃ）に示したようにスイッ
チＳＷ１のオンされる区間において入力バッファ１及び
スイッチＳＷ１を通って伝達されるアナログ入力信号Ｖ
inをサンプリングし、スイッチＳＷ１のオフされる区間
ではサンプル／ホールドコンデンサＣの放電ループがな
いため、オンからオフに移る時点の信号のレベルをその
まま保持するホールド作用を行う。従って、サンプル／
ホールドコンデンサＣがサンプル／ホールドクロック信
号ＣＫＢに同期し、図５（Ｂ）に示したようなアナログ
入力信号Ｖinを図５（Ｃ）に示したようにサンプル／ホ
ールドし、該サンプル／ホールド信号ＶCが出力バッフ
ァ２を通って出力信号Ｖoutとして出力されていた。
【０００４】
【発明が解決しようとする課題】しかるに、このように
構成された従来のサンプル／ホールド回路においては、
サンプル／ホールドコンデンサＣがサンプリング区間に
ある場合、アナログ入力信号Ｖinが減少状態であると、
そのサンプル／ホールドコンデンサＣの充電電位はスイ
ッチＳＷ１を通って放電するループを有するが、サンプ
ル／ホールドクロック信号ＣＫＢの周期が速い高速処理
の場合はそのサンプル／ホールドコンデンサＣの充放電
速度がアナログ入力信号Ｖinの変化に忠実に追従されな
い現象が発生する。これに対処して、サンプル／ホール
ドコンデンサＣの容量を小さくすると、ホールド区間で
漏れ電流によりサンプリングレベルをそのまま保持する
ことが難しくなり、よってホールド区間においてその漏
れ電流による影響を受けない程度のコンデンサ容量を有
するようにすることが必要になり、高速動作に制約が加
えられるという不都合な点があった。
構成された従来のサンプル／ホールド回路においては、
サンプル／ホールドコンデンサＣがサンプリング区間に
ある場合、アナログ入力信号Ｖinが減少状態であると、
そのサンプル／ホールドコンデンサＣの充電電位はスイ
ッチＳＷ１を通って放電するループを有するが、サンプ
ル／ホールドクロック信号ＣＫＢの周期が速い高速処理
の場合はそのサンプル／ホールドコンデンサＣの充放電
速度がアナログ入力信号Ｖinの変化に忠実に追従されな
い現象が発生する。これに対処して、サンプル／ホール
ドコンデンサＣの容量を小さくすると、ホールド区間で
漏れ電流によりサンプリングレベルをそのまま保持する
ことが難しくなり、よってホールド区間においてその漏
れ電流による影響を受けない程度のコンデンサ容量を有
するようにすることが必要になり、高速動作に制約が加
えられるという不都合な点があった。
【０００５】本発明の目的は、サンプル／ホールドクロ
ック信号の周波数が高く、つまり周期の短い高速動作の
場合においても、広帯域のアナログ入力信号に忠実に追
従しながらサンプル／ホールドを行い得る広帯域サンプ
ル／ホールド回路を提供しようとするものである。
ック信号の周波数が高く、つまり周期の短い高速動作の
場合においても、広帯域のアナログ入力信号に忠実に追
従しながらサンプル／ホールドを行い得る広帯域サンプ
ル／ホールド回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、アナログ入力信号を、入力バッ
ファを通してから、クロック信号により開閉駆動される
スイッチを介して電圧保持コンデンサに印加してスイッ
チ開期間の端子電圧を一定に保持させ、このコンデンサ
端子電圧を出力バッファを介して回路の出力信号として
出力するサンプル／ホールド回路において、（イ）２つ
の電圧保持コンデンサＣ１１、Ｃ１２と、（ロ）クロッ
ク信号ＣＫの周波数を２分の１に分周した１／２分周ク
ロック信号ＣＫ／２を作成する１／２分周器１５と、
（ハ）クロック信号ＣＫの反転信号ＣＫＢを作成するイ
ンバータゲート１６と、（ニ）入力バッファ１１を通過
した後のアナログ入力信号Ｖinの通路を、上記１／２分
周クロック信号ＣＫ／２により２通路に分岐し、信号Ｃ
Ｋ／２の高電位区間は入力信号Ｖinを一方のコンデンサ
Ｃ１１に伝達し、このときコンデンサＣ１２は開状態に
あり、ＣＫ／２の低電位区間は入力信号Ｖinを他方のコ
ンデンサＣ１２に伝達し、このときコンデンサＣ１１は
開状態にあるように切換え制御する第１のスイッチング
部１２と、（ホ）上記両コンデンサＣ１１、Ｃ１２の各
端子電圧ＶC1、ＶC2を各々入力側端子ａ２、ｂ２に受
け、１／２分周クロック信号ＣＫ／２と反転クロック信
号ＣＫＢによりスイッチ制御されて、信号ＣＫ／２によ
り、各端子電圧ＶC1、ＶC2のうちの電圧が一定に保持さ
れている部分を選択し、さらに信号ＣＫＢにより、この
選択された定電圧部分のうちの、ＣＫＢが所定のレベル
の電位区間にある部分を選択して出力側の共通端子ｃ２
を介して出力する第２のスイッチング部１３と、を備え
て上記共通端子ｃ２からの出力を出力バッファ１４を介
して回路の出力信号Ｖoとして出力する構成とする。
に、本発明においては、アナログ入力信号を、入力バッ
ファを通してから、クロック信号により開閉駆動される
スイッチを介して電圧保持コンデンサに印加してスイッ
チ開期間の端子電圧を一定に保持させ、このコンデンサ
端子電圧を出力バッファを介して回路の出力信号として
出力するサンプル／ホールド回路において、（イ）２つ
の電圧保持コンデンサＣ１１、Ｃ１２と、（ロ）クロッ
ク信号ＣＫの周波数を２分の１に分周した１／２分周ク
ロック信号ＣＫ／２を作成する１／２分周器１５と、
（ハ）クロック信号ＣＫの反転信号ＣＫＢを作成するイ
ンバータゲート１６と、（ニ）入力バッファ１１を通過
した後のアナログ入力信号Ｖinの通路を、上記１／２分
周クロック信号ＣＫ／２により２通路に分岐し、信号Ｃ
Ｋ／２の高電位区間は入力信号Ｖinを一方のコンデンサ
Ｃ１１に伝達し、このときコンデンサＣ１２は開状態に
あり、ＣＫ／２の低電位区間は入力信号Ｖinを他方のコ
ンデンサＣ１２に伝達し、このときコンデンサＣ１１は
開状態にあるように切換え制御する第１のスイッチング
部１２と、（ホ）上記両コンデンサＣ１１、Ｃ１２の各
端子電圧ＶC1、ＶC2を各々入力側端子ａ２、ｂ２に受
け、１／２分周クロック信号ＣＫ／２と反転クロック信
号ＣＫＢによりスイッチ制御されて、信号ＣＫ／２によ
り、各端子電圧ＶC1、ＶC2のうちの電圧が一定に保持さ
れている部分を選択し、さらに信号ＣＫＢにより、この
選択された定電圧部分のうちの、ＣＫＢが所定のレベル
の電位区間にある部分を選択して出力側の共通端子ｃ２
を介して出力する第２のスイッチング部１３と、を備え
て上記共通端子ｃ２からの出力を出力バッファ１４を介
して回路の出力信号Ｖoとして出力する構成とする。
【０００７】
【作用】電圧保持用のコンデンサを２つ設け、クロック
信号ＣＫを２分の１に分周した、つまり周期を２倍にし
た１／２分周クロック信号ＣＫ／２により入力アナログ
信号ＶinをスイッチしてＶinを２つの通路に分岐して上
記各コンデンサの各一方端に伝達し、さらに、第２のス
イッチ部で、１／２分周クロック信号ＣＫ／２と反転ク
ロック信号ＣＫＢによりスイッチ制御して、両コンデン
サの各端子電圧のうちの、ＣＫ／２信号でまず選択した
定電圧部分から、ＣＫＢ信号により選択される定電圧部
分を取り出して回路の出力信号Ｖoとするものであるか
ら、充分なサンプリング時間を有し、しかも広帯域の入
力信号Ｖinの変化に忠実に追従した出力を得ることがで
きる。
信号ＣＫを２分の１に分周した、つまり周期を２倍にし
た１／２分周クロック信号ＣＫ／２により入力アナログ
信号ＶinをスイッチしてＶinを２つの通路に分岐して上
記各コンデンサの各一方端に伝達し、さらに、第２のス
イッチ部で、１／２分周クロック信号ＣＫ／２と反転ク
ロック信号ＣＫＢによりスイッチ制御して、両コンデン
サの各端子電圧のうちの、ＣＫ／２信号でまず選択した
定電圧部分から、ＣＫＢ信号により選択される定電圧部
分を取り出して回路の出力信号Ｖoとするものであるか
ら、充分なサンプリング時間を有し、しかも広帯域の入
力信号Ｖinの変化に忠実に追従した出力を得ることがで
きる。
【０００８】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。図１に示したように、アナログ入力信号
Ｖinを受けバッファリングする入力バッファ部１１と、
サンプル／ホールドクロック信号ＣＫの周波数を２分の
１に分周する、つまり周期を２倍にする１／２分周器１
５と、１／２分周器１５から出力する分周クロック信号
ＣＫ／２により前記入力バッファ部１１の出力信号をサ
ンプル／ホールドコンデンサＣ１１、Ｃ１２に互いに反
復してスイッチングさせる第１のスイッチング部１２
と、前記分周クロック信号ＣＫ／２によりサンプル／ホ
ールドコンデンサＣ１１、Ｃ１２のサンプル／ホールド
信号ＶC1、ＶC2を選択的にスイッチングすると共にイン
バータゲート１６を通って反転された反転サンプル／ホ
ールドクロック信号ＣＫＢにより前記選択的にスイッチ
ングされたサンプル／ホールド信号ＶC1、ＶC2を遮断／
出力させる第２のスイッチング部１３と、第２のスイッ
チング部１３の出力信号をバッファリングしサンプル／
ホールド回路の出力信号Ｖoとして出力する出力バッフ
ァ部１４とにより本発明に係る広帯域サンプル／ホール
ド回路が構成されている。
細に説明する。図１に示したように、アナログ入力信号
Ｖinを受けバッファリングする入力バッファ部１１と、
サンプル／ホールドクロック信号ＣＫの周波数を２分の
１に分周する、つまり周期を２倍にする１／２分周器１
５と、１／２分周器１５から出力する分周クロック信号
ＣＫ／２により前記入力バッファ部１１の出力信号をサ
ンプル／ホールドコンデンサＣ１１、Ｃ１２に互いに反
復してスイッチングさせる第１のスイッチング部１２
と、前記分周クロック信号ＣＫ／２によりサンプル／ホ
ールドコンデンサＣ１１、Ｃ１２のサンプル／ホールド
信号ＶC1、ＶC2を選択的にスイッチングすると共にイン
バータゲート１６を通って反転された反転サンプル／ホ
ールドクロック信号ＣＫＢにより前記選択的にスイッチ
ングされたサンプル／ホールド信号ＶC1、ＶC2を遮断／
出力させる第２のスイッチング部１３と、第２のスイッ
チング部１３の出力信号をバッファリングしサンプル／
ホールド回路の出力信号Ｖoとして出力する出力バッフ
ァ部１４とにより本発明に係る広帯域サンプル／ホール
ド回路が構成されている。
【０００９】また、図２に示したように、アナログ入力
信号Ｖin端子がカップリングコンデンサＣ１０を通って
トランジスタＱ１、Ｑ２のベースに共通接続され、トラ
ンジスタＱ１、Ｑ２のコレクタが電源電圧ＶCC端子に各
々接続され、そのエミッタが各々電流源Ｉ１、Ｉ２に接
続されると共に並列接続された各コンデンサ及び抵抗Ｃ
２０、Ｒ１、Ｃ３０、Ｒ２を通って各トランジスタＱ
３、Ｑ４のベースに各々接続され、それらトランジスタ
Ｑ３、Ｑ４のコレクタが各電源電圧ＶCC端子に接続さ
れ、そのエミッタが各々サンプル／ホールドコンデンサ
Ｃ１１、Ｃ１２の一方側端子に接続して入力バッファ１
１が構成されている。かつ、サンプル／ホールドクロッ
ク信号ＣＫを２分の１に分周した非反転、反転分周クロ
ック信号ＣＫ／２、ＣＫＢ／２端子が各トランジスタＱ
７、Ｑ８のベースに接続されると共に各抵抗Ｒ４、Ｒ３
を通ってトランジスタＱ５、Ｑ６のベースに各々接続さ
れ、トランジスタＱ５、Ｑ６の共通エミッタが抵抗Ｒ５
を通って負電源電圧ＶEE端子に接続され、そのコレクタ
がトランジスタＱ３、Ｑ４の各ベースに接続され、トラ
ンジスタＱ７、Ｑ８の共通エミッタが抵抗Ｒ６を通って
負電源電圧端子ＶEEに接続され、そのコレクタがトラン
ジスタＱ３、Ｑ４の各エミッタ接続点に接続されて第１
スイッチング部１２が構成されている。また、トランジ
スタＱ１１、Ｑ１２のエミッタが共通に電流源Ｉ３に接
続されそのベースが非反転、反転分周クロック信号ＣＫ
／２、ＣＫＢ／２端子に接続され、トランジスタＱ９、
Ｑ１０のコレクタが電源電圧ＶCC端子に接続され、その
ベースが各々サンプル／ホールドコンデンサＣ１２及び
反転サンプル／ホールドクロック信号ＣＫＢ端子に接続
され、そのエミッタが共通にトランジスタＱ１１のコレ
クタに接続されている。次いで、トランジスタＱ１３、
Ｑ１４のコレクタが各々電源電圧ＶCC端子に接続されそ
のベースが各々前記サンプル／ホールドコンデンサＣ１
１及び反転サンプル／ホールドクロック信号端子に接続
されそのエミッタが共通にトランジスタＱ１２のコレク
タに接続され、電源電圧ＶCC端子が電流源Ｉ４を通った
後ダイオードＤ１、Ｄ２を再び通ってトランジスタＱ
９、Ｑ１０、Ｑ１３、Ｑ１４の各共通エミッタ接続点に
接続され、ダイオードＤ１、Ｄ２の共通アノードと電流
源Ｉ４の接続点とを通って出力バッファ１４側に出力さ
れるように第２のスイッチング部１３が構成されてい
る。さらに、第２のスイッチング部１３のダイオードＤ
１、Ｄ２の共通アノード接続点がトランジスタＱ１５の
ベースに接続され、トランジスタＱ１５のコレクタが電
源電圧ＶCC端子に接続されそのエミッタがサンプル／ホ
ールド出力信号Ｖo端子に接続されると共に電流源Ｉ５
を通って負電源電圧ＶEE端子に接続されて本実施例の広
帯域サンプル／ホールド回路の出力バッファ１４が構成
されている。
信号Ｖin端子がカップリングコンデンサＣ１０を通って
トランジスタＱ１、Ｑ２のベースに共通接続され、トラ
ンジスタＱ１、Ｑ２のコレクタが電源電圧ＶCC端子に各
々接続され、そのエミッタが各々電流源Ｉ１、Ｉ２に接
続されると共に並列接続された各コンデンサ及び抵抗Ｃ
２０、Ｒ１、Ｃ３０、Ｒ２を通って各トランジスタＱ
３、Ｑ４のベースに各々接続され、それらトランジスタ
Ｑ３、Ｑ４のコレクタが各電源電圧ＶCC端子に接続さ
れ、そのエミッタが各々サンプル／ホールドコンデンサ
Ｃ１１、Ｃ１２の一方側端子に接続して入力バッファ１
１が構成されている。かつ、サンプル／ホールドクロッ
ク信号ＣＫを２分の１に分周した非反転、反転分周クロ
ック信号ＣＫ／２、ＣＫＢ／２端子が各トランジスタＱ
７、Ｑ８のベースに接続されると共に各抵抗Ｒ４、Ｒ３
を通ってトランジスタＱ５、Ｑ６のベースに各々接続さ
れ、トランジスタＱ５、Ｑ６の共通エミッタが抵抗Ｒ５
を通って負電源電圧ＶEE端子に接続され、そのコレクタ
がトランジスタＱ３、Ｑ４の各ベースに接続され、トラ
ンジスタＱ７、Ｑ８の共通エミッタが抵抗Ｒ６を通って
負電源電圧端子ＶEEに接続され、そのコレクタがトラン
ジスタＱ３、Ｑ４の各エミッタ接続点に接続されて第１
スイッチング部１２が構成されている。また、トランジ
スタＱ１１、Ｑ１２のエミッタが共通に電流源Ｉ３に接
続されそのベースが非反転、反転分周クロック信号ＣＫ
／２、ＣＫＢ／２端子に接続され、トランジスタＱ９、
Ｑ１０のコレクタが電源電圧ＶCC端子に接続され、その
ベースが各々サンプル／ホールドコンデンサＣ１２及び
反転サンプル／ホールドクロック信号ＣＫＢ端子に接続
され、そのエミッタが共通にトランジスタＱ１１のコレ
クタに接続されている。次いで、トランジスタＱ１３、
Ｑ１４のコレクタが各々電源電圧ＶCC端子に接続されそ
のベースが各々前記サンプル／ホールドコンデンサＣ１
１及び反転サンプル／ホールドクロック信号端子に接続
されそのエミッタが共通にトランジスタＱ１２のコレク
タに接続され、電源電圧ＶCC端子が電流源Ｉ４を通った
後ダイオードＤ１、Ｄ２を再び通ってトランジスタＱ
９、Ｑ１０、Ｑ１３、Ｑ１４の各共通エミッタ接続点に
接続され、ダイオードＤ１、Ｄ２の共通アノードと電流
源Ｉ４の接続点とを通って出力バッファ１４側に出力さ
れるように第２のスイッチング部１３が構成されてい
る。さらに、第２のスイッチング部１３のダイオードＤ
１、Ｄ２の共通アノード接続点がトランジスタＱ１５の
ベースに接続され、トランジスタＱ１５のコレクタが電
源電圧ＶCC端子に接続されそのエミッタがサンプル／ホ
ールド出力信号Ｖo端子に接続されると共に電流源Ｉ５
を通って負電源電圧ＶEE端子に接続されて本実施例の広
帯域サンプル／ホールド回路の出力バッファ１４が構成
されている。
【００１０】このように構成された本発明に係る広帯域
サンプル／ホールド回路の作用を説明すると次のようで
ある。まず、図３（Ｂ）に示したようなサンプル／ホー
ルドクロック信号ＣＫが１／２分周器１５を通って図３
（Ａ）に示した、周波数が２分の１に分周された、つま
り、周期が２倍に変換された１／２分周クロック信号Ｃ
Ｋ／２が発生される。このとき、図３（Ｃ）に示したア
ナログ入力信号Ｖinが入力バッファ部１１に入力する
と、第１のスイッチング部１２はこの１／２分周クロッ
ク信号ＣＫ／２が高電位区間のとき入力バッファ１１の
出力を第１のサンプル／ホールドコンデンサＣ１１に伝
達し、低電位区間の場合入力バッファ１１の出力を第２
のサンプル／ホールドコンデンサＣ１２に伝達し、これ
により、コンデンサＣ１１は図３（Ｄ）に示すように１
／２分周クロック信号ＣＫ／２が高電位区間のときサン
プリングをし、低電位区間のときはホールドし、一方、
コンデンサＣ１２は図３（Ｅ）に示したように、コンデ
ンサＣ１１と反対に、１／２分周クロック信号ＣＫ／２
が低電位区間のときサンプリングをし、高電位区間の場
合ホールドする。このようにして、第１、第２のサンプ
ル／ホールドコンデンサＣ１１、Ｃ１２で１／２分周ク
ロック信号ＣＫ／２によりアナログ入力信号Ｖinを互い
に反復してサンプル／ホールドさせたサンプル／ホール
ド信号ＶC1、ＶC2は、第２のスイッチング部１３で１／
２分周クロック信号ＣＫ／２及びインバータゲート１６
を通って反転されたサンプル／ホールドクロック信号Ｃ
ＫＢにより選択的にスイッチングされるが、１／２分周
クロック信号ＣＫ／２の高電位区間においては第２のサ
ンプル／ホールド信号ＶC2を選択し、低電位区間におい
ては第１のサンプル／ホールド信号ＶC1を選択した後、
反転サンプル／ホールドクロック信号ＣＫＢの低電位区
間では前記１／２分周クロック信号ＣＫ／２により選択
した第１又は第２のサンプル／ホールド信号ＶC1、ＶC2
を選択出力し、反転サンプル／ホールドクロック信号Ｃ
ＫＢの高電位区間では出力を遮断させる。すなわち、図
１に示したように、第２のスイッチング部１３におい
て、１／２分周クロック信号ＣＫ／２が低電位で反転サ
ンプル／ホールドクロック信号ＣＫＢが低電位の場合、
可動端子ｃ２が一方側固定端子ａ２に連結され第１サン
プル／ホールドコンデンサＣ１１によるサンプル／ホー
ルド信号ＶC1が出力バッファ１４に伝達され、１／２分
周クロック信号ＣＫ／２が低電位で反転サンプル／ホー
ルドクロック信号ＣＫＢが高電位の場合、可動端子ｃ２
は無信号端子ｄ２に連結され出力が遮断される。かつ、
１／２分周クロック信号ＣＫ／２が高電位で反転サンプ
ル／ホールドクロック信号ＣＫＢが低電位の場合、可動
端子ｃ２が他方側の固定端子ｂ２に連結して第２のサン
プル／ホールドコンデンサＣ１２によるサンプル／ホー
ルド信号ＶC2は出力バッファ１４に出力され、１／２分
周クロック信号ＣＫ／２が高電位で反転サンプル／ホー
ルドクロック信号ＣＫＢが高電位の場合、可動端子ｃ２
は無信号端子ｄ２に連結して出力が遮断される。すなわ
ち、可動端子ｃ２は一方側固定端子ａ２、無信号端子ｄ
２、他方側固定端子ｂ２及び無信号端子ｄ２を順次（ａ
２→ｄ２→ｂ２→ｄ２→ａ２…）に選択的に接続されて
スイッチングするようになる。
サンプル／ホールド回路の作用を説明すると次のようで
ある。まず、図３（Ｂ）に示したようなサンプル／ホー
ルドクロック信号ＣＫが１／２分周器１５を通って図３
（Ａ）に示した、周波数が２分の１に分周された、つま
り、周期が２倍に変換された１／２分周クロック信号Ｃ
Ｋ／２が発生される。このとき、図３（Ｃ）に示したア
ナログ入力信号Ｖinが入力バッファ部１１に入力する
と、第１のスイッチング部１２はこの１／２分周クロッ
ク信号ＣＫ／２が高電位区間のとき入力バッファ１１の
出力を第１のサンプル／ホールドコンデンサＣ１１に伝
達し、低電位区間の場合入力バッファ１１の出力を第２
のサンプル／ホールドコンデンサＣ１２に伝達し、これ
により、コンデンサＣ１１は図３（Ｄ）に示すように１
／２分周クロック信号ＣＫ／２が高電位区間のときサン
プリングをし、低電位区間のときはホールドし、一方、
コンデンサＣ１２は図３（Ｅ）に示したように、コンデ
ンサＣ１１と反対に、１／２分周クロック信号ＣＫ／２
が低電位区間のときサンプリングをし、高電位区間の場
合ホールドする。このようにして、第１、第２のサンプ
ル／ホールドコンデンサＣ１１、Ｃ１２で１／２分周ク
ロック信号ＣＫ／２によりアナログ入力信号Ｖinを互い
に反復してサンプル／ホールドさせたサンプル／ホール
ド信号ＶC1、ＶC2は、第２のスイッチング部１３で１／
２分周クロック信号ＣＫ／２及びインバータゲート１６
を通って反転されたサンプル／ホールドクロック信号Ｃ
ＫＢにより選択的にスイッチングされるが、１／２分周
クロック信号ＣＫ／２の高電位区間においては第２のサ
ンプル／ホールド信号ＶC2を選択し、低電位区間におい
ては第１のサンプル／ホールド信号ＶC1を選択した後、
反転サンプル／ホールドクロック信号ＣＫＢの低電位区
間では前記１／２分周クロック信号ＣＫ／２により選択
した第１又は第２のサンプル／ホールド信号ＶC1、ＶC2
を選択出力し、反転サンプル／ホールドクロック信号Ｃ
ＫＢの高電位区間では出力を遮断させる。すなわち、図
１に示したように、第２のスイッチング部１３におい
て、１／２分周クロック信号ＣＫ／２が低電位で反転サ
ンプル／ホールドクロック信号ＣＫＢが低電位の場合、
可動端子ｃ２が一方側固定端子ａ２に連結され第１サン
プル／ホールドコンデンサＣ１１によるサンプル／ホー
ルド信号ＶC1が出力バッファ１４に伝達され、１／２分
周クロック信号ＣＫ／２が低電位で反転サンプル／ホー
ルドクロック信号ＣＫＢが高電位の場合、可動端子ｃ２
は無信号端子ｄ２に連結され出力が遮断される。かつ、
１／２分周クロック信号ＣＫ／２が高電位で反転サンプ
ル／ホールドクロック信号ＣＫＢが低電位の場合、可動
端子ｃ２が他方側の固定端子ｂ２に連結して第２のサン
プル／ホールドコンデンサＣ１２によるサンプル／ホー
ルド信号ＶC2は出力バッファ１４に出力され、１／２分
周クロック信号ＣＫ／２が高電位で反転サンプル／ホー
ルドクロック信号ＣＫＢが高電位の場合、可動端子ｃ２
は無信号端子ｄ２に連結して出力が遮断される。すなわ
ち、可動端子ｃ２は一方側固定端子ａ２、無信号端子ｄ
２、他方側固定端子ｂ２及び無信号端子ｄ２を順次（ａ
２→ｄ２→ｂ２→ｄ２→ａ２…）に選択的に接続されて
スイッチングするようになる。
【００１１】一方、図２に示したように、入力信号Ｖin
がカップリングコンデンサＣ１０を通ってトランジスタ
Ｑ１、Ｑ２のベースに共通入力すると、トランジスタＱ
１、Ｑ２のエミッタ側に緩衝増幅されるアナログ入力信
号Ｖinがそのまま現われ、並列接続したコンデンサ、抵
抗Ｃ２０、Ｒ１、Ｃ３０、Ｒ２を各々通ってトランジス
タＱ３、Ｑ４のベースにロードされる。この場合、１／
２分周クロック信号ＣＫ／２の高電位区間ではトランジ
スタＱ６、Ｑ７がターンオンするので、トランジスタＱ
６のターンオンによりトランジスタＱ４のベースにロー
ドする信号はバイパスされ、トランジスタＱ７のターン
オンによりトランジスタＱ３のエミッタ側にはそのベー
スにロードしたアナログ入力信号Ｖinが出力して第１の
サンプル／ホールドコンデンサＣ１１がサンプリングを
行い、１／２分周クロック信号ＣＫ／２の低電位区間に
おいてはトランジスタＱ５、Ｑ８がターンオンするので
第２のサンプル／ホールドコンデンサＣ１２がサンプリ
ングを行う。すなわち、１／２分周クロック信号ＣＫ／
２が高電位区間の場合第１のサンプル／ホールドコンデ
ンサＣ１１はサンプリングをし、第２のサンプル／ホー
ルドコンデンサＣ１２はサンプリングレベルをホールド
させ、１／２分周クロック信号ＣＫ／２が低電位区間の
場合互いに反対の動作を行う。この場合、サンプル／ホ
ールドクロック信号ＣＫが低電位区間の反転サンプル／
ホールドクロック信号ＣＫＢが高電位区間においては、
トランジスタＱ１０、Ｑ１４がターンオンするためトラ
ンジスタＱ９、Ｑ１３はターンオフして前記サンプル／
ホールドコンデンサＣ１１、Ｃ１２の出力ＶC1、ＶC2が
遮断される。サンプル／ホールドクロック信号ＣＫが高
電位区間の反転サンプル／ホールドクロック信号ＣＫＢ
が低電位区間においては、前記トランジスタＱ１０、Ｑ
１４がターンオフ状態であるのでトランジスタＱ１１、
Ｑ１２のターンオン状態によりトランジスタＱ９、Ｑ１
３のターンオン状態が決定され、サンプル／ホールドコ
ンデンサＣ１１、Ｃ１２の出力ＶC1、ＶC2が選択され
る。反転サンプル／ホールドクロック信号ＣＫＢが低電
位区間でトランジスタＱ１０、Ｑ１４がターンオフされ
たとき、１／２分周クロック信号ＣＫ／２が高電位区間
であればトランジスタＱ１１がターンオンするため、ト
ランジスタＱ９はターンオンしてホールド状態の第２の
サンプル／ホールドコンデンサＣ１２の出力ＶC2がトラ
ンジスタＱ９のエミッタに出力される。その出力はダイ
オードＤ１によりトランジスタＱ１５のベースに現わ
れ、トランジスタＱ１５のエミッタ側を通って出力され
る。かつ、反転サンプル／ホールドクロック信号ＣＫＢ
が低電位区間でトランジスタＱ１０、Ｑ１４がターンオ
フされたとき、１／２分周クロック信号ＣＫ／２が低電
位区間であればトランジスタＱ１２がターンオンするた
めトランジスタＱ１３はターンオンしてホールド状態の
サンプル／ホールドコンデンサＣ１１の出力ＶC1がトラ
ンジスタＱ１３のエミッタに出力され、その出力は、ダ
イオードＤ２によりトランジスタＱ１５のベースに現わ
れ、該トランジスタＱ１５のエミッタ側を通って出力さ
れる。従って、出力バッファ部１４を通って出力する出
力信号Ｖoは図３（Ｆ）に示したように、サンプル／ホ
ールドコンデンサＣ１１、Ｃ１２による各ホールドレベ
ルのみがサンプル／ホールドクロック信号ＣＫの高電位
区間で出力されるが、１／２分周クロック信号ＣＫ／２
が高電位の場合サンプル／ホールドクロック信号ＣＫが
高電位であれば前記サンプル／ホールドコンデンサＣ１
２によるホールドレベルが出力信号Ｖoに出力される。
１／２分周クロック信号ＣＫ／２が低電位の場合サンプ
ル／ホールドクロック信号ＣＫが高電位であれば前記サ
ンプル／ホールドコンデンサＣ１１によるホールドレベ
ルが出力信号Ｖoに出力されるが、サンプル／ホールド
クロック信号ＣＫを１／２分周した１／２分周クロック
信号ＣＫ／２によりサンプル／ホールドコンデンサＣ１
１、Ｃ１２がサンプル／ホールドを行うため、元のサン
プル／ホールドクロック信号ＣＫによるサンプル／ホー
ルドの場合よりもサンプル／ホールド周期が２倍まで長
くなるので充分なサンプリング時間を有するようにな
る。
がカップリングコンデンサＣ１０を通ってトランジスタ
Ｑ１、Ｑ２のベースに共通入力すると、トランジスタＱ
１、Ｑ２のエミッタ側に緩衝増幅されるアナログ入力信
号Ｖinがそのまま現われ、並列接続したコンデンサ、抵
抗Ｃ２０、Ｒ１、Ｃ３０、Ｒ２を各々通ってトランジス
タＱ３、Ｑ４のベースにロードされる。この場合、１／
２分周クロック信号ＣＫ／２の高電位区間ではトランジ
スタＱ６、Ｑ７がターンオンするので、トランジスタＱ
６のターンオンによりトランジスタＱ４のベースにロー
ドする信号はバイパスされ、トランジスタＱ７のターン
オンによりトランジスタＱ３のエミッタ側にはそのベー
スにロードしたアナログ入力信号Ｖinが出力して第１の
サンプル／ホールドコンデンサＣ１１がサンプリングを
行い、１／２分周クロック信号ＣＫ／２の低電位区間に
おいてはトランジスタＱ５、Ｑ８がターンオンするので
第２のサンプル／ホールドコンデンサＣ１２がサンプリ
ングを行う。すなわち、１／２分周クロック信号ＣＫ／
２が高電位区間の場合第１のサンプル／ホールドコンデ
ンサＣ１１はサンプリングをし、第２のサンプル／ホー
ルドコンデンサＣ１２はサンプリングレベルをホールド
させ、１／２分周クロック信号ＣＫ／２が低電位区間の
場合互いに反対の動作を行う。この場合、サンプル／ホ
ールドクロック信号ＣＫが低電位区間の反転サンプル／
ホールドクロック信号ＣＫＢが高電位区間においては、
トランジスタＱ１０、Ｑ１４がターンオンするためトラ
ンジスタＱ９、Ｑ１３はターンオフして前記サンプル／
ホールドコンデンサＣ１１、Ｃ１２の出力ＶC1、ＶC2が
遮断される。サンプル／ホールドクロック信号ＣＫが高
電位区間の反転サンプル／ホールドクロック信号ＣＫＢ
が低電位区間においては、前記トランジスタＱ１０、Ｑ
１４がターンオフ状態であるのでトランジスタＱ１１、
Ｑ１２のターンオン状態によりトランジスタＱ９、Ｑ１
３のターンオン状態が決定され、サンプル／ホールドコ
ンデンサＣ１１、Ｃ１２の出力ＶC1、ＶC2が選択され
る。反転サンプル／ホールドクロック信号ＣＫＢが低電
位区間でトランジスタＱ１０、Ｑ１４がターンオフされ
たとき、１／２分周クロック信号ＣＫ／２が高電位区間
であればトランジスタＱ１１がターンオンするため、ト
ランジスタＱ９はターンオンしてホールド状態の第２の
サンプル／ホールドコンデンサＣ１２の出力ＶC2がトラ
ンジスタＱ９のエミッタに出力される。その出力はダイ
オードＤ１によりトランジスタＱ１５のベースに現わ
れ、トランジスタＱ１５のエミッタ側を通って出力され
る。かつ、反転サンプル／ホールドクロック信号ＣＫＢ
が低電位区間でトランジスタＱ１０、Ｑ１４がターンオ
フされたとき、１／２分周クロック信号ＣＫ／２が低電
位区間であればトランジスタＱ１２がターンオンするた
めトランジスタＱ１３はターンオンしてホールド状態の
サンプル／ホールドコンデンサＣ１１の出力ＶC1がトラ
ンジスタＱ１３のエミッタに出力され、その出力は、ダ
イオードＤ２によりトランジスタＱ１５のベースに現わ
れ、該トランジスタＱ１５のエミッタ側を通って出力さ
れる。従って、出力バッファ部１４を通って出力する出
力信号Ｖoは図３（Ｆ）に示したように、サンプル／ホ
ールドコンデンサＣ１１、Ｃ１２による各ホールドレベ
ルのみがサンプル／ホールドクロック信号ＣＫの高電位
区間で出力されるが、１／２分周クロック信号ＣＫ／２
が高電位の場合サンプル／ホールドクロック信号ＣＫが
高電位であれば前記サンプル／ホールドコンデンサＣ１
２によるホールドレベルが出力信号Ｖoに出力される。
１／２分周クロック信号ＣＫ／２が低電位の場合サンプ
ル／ホールドクロック信号ＣＫが高電位であれば前記サ
ンプル／ホールドコンデンサＣ１１によるホールドレベ
ルが出力信号Ｖoに出力されるが、サンプル／ホールド
クロック信号ＣＫを１／２分周した１／２分周クロック
信号ＣＫ／２によりサンプル／ホールドコンデンサＣ１
１、Ｃ１２がサンプル／ホールドを行うため、元のサン
プル／ホールドクロック信号ＣＫによるサンプル／ホー
ルドの場合よりもサンプル／ホールド周期が２倍まで長
くなるので充分なサンプリング時間を有するようにな
る。
【００１２】
【発明の効果】以上説明したように、本発明に係る広帯
域サンプル／ホールド回路においては、サンプル／ホー
ルドクロック信号の周波数を２分の１に分周した、すな
わち、周期を２倍にしたクロック信号により２つのサン
プル／ホールドコンデンサに各々サンプル／ホールドさ
せるようになっているため、充分なサンプリング時間を
有し高速動作においても広帯域のアナログ入力信号の変
化に忠実に追従しながら安定にサンプリングすることが
できる。よって、サンプル／ホールドコンデンサを適切
に選択し漏れ電流によるホールド値の減衰を防止して、
高解像度及び高速処理が要求されるシステムに適用し得
る効果がある。
域サンプル／ホールド回路においては、サンプル／ホー
ルドクロック信号の周波数を２分の１に分周した、すな
わち、周期を２倍にしたクロック信号により２つのサン
プル／ホールドコンデンサに各々サンプル／ホールドさ
せるようになっているため、充分なサンプリング時間を
有し高速動作においても広帯域のアナログ入力信号の変
化に忠実に追従しながら安定にサンプリングすることが
できる。よって、サンプル／ホールドコンデンサを適切
に選択し漏れ電流によるホールド値の減衰を防止して、
高解像度及び高速処理が要求されるシステムに適用し得
る効果がある。
【図１】本発明の一実施例のブロック回路図。
【図２】図１の詳細回路を示す実施例図で、（ａ）は入
力バッファと第１のスイッチング部の、（ｂ）は第２の
スイッチング部と出力バッファの回路図。
力バッファと第１のスイッチング部の、（ｂ）は第２の
スイッチング部と出力バッファの回路図。
【図３】本発明の動作説明用の信号波形図。
【図４】従来例のブロック回路図。
【図５】図４回路の動作説明用の信号波形図。
１、１１…入力バッファ ２、１４…出力バッファ １２…第１のスイッチング部 １３…第２のスイッチング部 １５…１／２分周器 １６…インバータゲート Ｖin…アナログ入力信号 Ｖout…サンプル／ホールド回路の出力信号 ＣＫ…サンプル／ホールドクロック信号 ＣＫＢ…ＣＫの反転信号 Ｃ１１…第１のサンプル／ホールドコンデンサ Ｃ１２…第２のサンプル／ホールドコンデンサ
Claims (5)
- 【請求項１】アナログ入力信号を、入力バッファを通し
てから、クロック信号により開閉駆動されるスイッチを
介して電圧保持コンデンサに印加してスイッチ開期間の
端子電圧を一定に保持させ、このコンデンサ端子電圧を
出力バッファを介して回路の出力信号として出力するサ
ンプル／ホールド回路において、 ２つの電圧保持コンデンサＣ１１、Ｃ１２と、 クロック信号ＣＫの周波数を２分の１に分周した１／２
分周クロック信号ＣＫ／２を作成する１／２分周器１５
と、 クロック信号ＣＫの反転信号ＣＫＢを作成するインバー
タゲート１６と、 入力バッファ１１を通過した後のアナログ入力信号Ｖin
の通路を、上記１／２分周クロック信号ＣＫ／２により
２通路に分岐し、信号ＣＫ／２の高電位区間は入力信号
Ｖinを一方のコンデンサＣ１１に伝達し、このときコン
デンサＣ１２は電圧保持状態にあり、ＣＫ／２の低電位
区間は入力信号Ｖinを他方のコンデンサＣ１２に伝達
し、このときコンデンサＣ１１は電圧保持状態にあるよ
うに切換え制御する第１のスイッチング部１２と、 上記両コンデンサＣ１１、Ｃ１２の各端子電圧ＶC1、Ｖ
C2を各々入力側端子ａ２、ｂ２に受け、１／２分周クロ
ック信号ＣＫ／２と反転クロック信号ＣＫＢによりスイ
ッチ制御されて、信号ＣＫ／２により、各端子電圧
ＶC1、ＶC2のうちの電圧が一定に保持されている部分を
選択し、さらに信号ＣＫＢにより、この選択された定電
圧部分のうちの、ＣＫＢが所定のレベルの電位区間にあ
る部分を選択して出力側の共通端子ｃ２を介して出力す
る第２のスイッチング部１３と、 を備えて上記共通端子ｃ２からの出力を出力バッファ１
４を介して回路の出力信号Ｖoとして出力することを特
徴とする広帯域サンプル／ホールド回路。 - 【請求項２】請求項１記載の入力バッファ１１は、アナ
ログ入力信号Ｖin端子がカップリングコンデンサＣ１０
を通ってトランジスタＱ１、Ｑ２のベースに各々接続さ
れ、Ｑ１、Ｑ２のコレクタは各々電源電圧ＶCC端子に、
エミッタは各々電流源Ｉ１、Ｉ２を通って負電源電圧Ｖ
EE端子に接続されると共に各並列接続されたコンデン
サ、抵抗Ｃ２０とＲ１、Ｃ３０とＲ２を通ってトランジ
スタＱ３、Ｑ４のベースに接続され、このＱ３、Ｑ４の
コレクタは各々電源電圧ＶCC端子に、エミッタは各々電
圧保持コンデンサＣ１１、Ｃ１２に接続され、このＱ
３、Ｑ４の各ベース及び各エミッタが第１のスイッチン
グ部１２の制御を受けるように構成されていることを特
徴とする広帯域サンプル／ホールド回路。 - 【請求項３】請求項１記載の第１のスイッチング部１２
は、１／２分周クロック信号ＣＫ／２、その反転信号Ｃ
ＫＢ／２がトランジスタＱ７、Ｑ８のベースに接続する
と共に、Ｑ７、Ｑ８のベースは各々抵抗Ｒ４、Ｒ３を通
ってトランジスタＱ６、Ｑ５のベースに接続され、各ト
ランジスタＱ５とＱ６、及びＱ７とＱ８の各共通エミッ
タが抵抗Ｒ５、Ｒ６を通って負電源電圧ＶEE端子に接続
され、Ｑ５、Ｑ６のコレクタは各々Ｑ３、Ｑ４のベース
に、Ｑ７、Ｑ８のコレクタは各々Ｑ３、Ｑ４のエミッタ
に接続されるように構成されていることを特徴とする広
帯域サンプル／ホールド回路。 - 【請求項４】請求項１記載の第２のスイッチング部１３
は、トランジスタＱ１３、Ｑ９のベースに各々電圧保持
コンデンサＣ１１、Ｃ１２の端子電圧ＶC1、ＶC2を取り
込み、反転クロック信号ＣＫＢ端子がトランジスタＱ１
０、Ｑ１４のベースに接続され、１／２分周信号ＣＫ／
２がトランジスタＱ１１のベースに、反転１／２分周信
号ＣＫＢ／２がトランジスタＱ１２のベースに接続さ
れ、Ｑ１１、Ｑ１２のエミッタが共通に電流源Ｉ３を通
って負電源電圧ＶEE端子に接続され、Ｑ１１のコレクタ
はＱ９、Ｑ１０の共通エミッタに、Ｑ１２のコレクタは
Ｑ１３、Ｑ１４の共通エミッタに接続され、Ｑ９、Ｑ１
０、Ｑ１３、Ｑ１４のコレクタは電源電圧ＶCC端子に接
続され、さらに、Ｑ１１のコレクタがダイオードＤ１の
カソードに、Ｑ１２のコレクタがダイオードＤ２のカソ
ードに接続され、電源電圧ＶCCの印加した電流源Ｉ４が
Ｄ１、Ｄ２のアノードに共通接続されると共にその接続
点を通して出力バッファ１４側に信号が出力されるよう
に構成されたことを特徴とする広帯域サンプル／ホール
ド回路。 - 【請求項５】請求項１記載の出力バッファ１４は、トラ
ンジスタＱ１５のベースに第２のスイッチング部１３か
らの出力信号を取り込み、そのコレクタは電源電圧ＶCC
端子に、エミッタは電流源Ｉ５を介して負電源電圧ＶEE
端子に接続され、このエミッタからの信号をサンプル／
ホールド回路の出力信号Ｖoとして出力するように構成
されたことを特徴とする広帯域サンプル／ホールド回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900016289A KR930004268B1 (ko) | 1990-10-15 | 1990-10-15 | 광대역 샘플/홀드회로 |
| KR1990-16289 | 1990-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258897A JPH04258897A (ja) | 1992-09-14 |
| JPH0748313B2 true JPH0748313B2 (ja) | 1995-05-24 |
Family
ID=19304639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266293A Expired - Lifetime JPH0748313B2 (ja) | 1990-10-15 | 1991-10-15 | 広帯域サンプル／ホールド回路 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPH0748313B2 (ja) |
| KR (1) | KR930004268B1 (ja) |
| DE (1) | DE4134123C2 (ja) |
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|---|---|---|---|---|
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| US5689201A (en) * | 1995-08-08 | 1997-11-18 | Oregon State University | Track-and-hold circuit utilizing a negative of the input signal for tracking |
| DE29714397U1 (de) * | 1997-08-12 | 1997-10-16 | Wittig, Erich, 71032 Böblingen | Schaltung für die Speicherung des Verlaufes eines Analogsignales zur Anzeige auf einem Digital-Bildschirm |
| JP4754704B2 (ja) * | 2001-03-27 | 2011-08-24 | 島田理化工業株式会社 | 自動サンプルホールド装置及びパルス変調高周波信号発生装置 |
| US6529049B2 (en) * | 2001-05-10 | 2003-03-04 | National Semiconductor Corporation | Pre-charged sample and hold |
| US8248289B2 (en) | 2010-08-25 | 2012-08-21 | Texas Instruments Incorporated | Power and area efficient interleaved ADC |
| US10444778B2 (en) * | 2016-08-09 | 2019-10-15 | Nxp Usa, Inc. | Voltage regulator |
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| US4370572A (en) * | 1980-01-17 | 1983-01-25 | Trw Inc. | Differential sample-and-hold circuit |
| US4373141A (en) * | 1981-01-22 | 1983-02-08 | E-Systems, Inc. | Fast updating peak detector circuit |
| JPS6140800U (ja) * | 1984-08-15 | 1986-03-14 | パイオニア株式会社 | サンプル・ホ−ルド回路 |
| JPH0654961B2 (ja) * | 1985-04-10 | 1994-07-20 | 松下電器産業株式会社 | サンプルホ−ルド回路 |
| DE3922068A1 (de) * | 1989-07-05 | 1991-01-17 | Thomson Brandt Gmbh | Abtast- und halteglied |
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- 1990-10-15 KR KR1019900016289A patent/KR930004268B1/ko not_active Expired - Fee Related
-
1991
- 1991-10-15 DE DE4134123A patent/DE4134123C2/de not_active Expired - Lifetime
- 1991-10-15 JP JP3266293A patent/JPH0748313B2/ja not_active Expired - Lifetime
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- 1993-08-17 US US08/107,465 patent/US5391936A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| DE4134123A1 (de) | 1992-04-16 |
| US5391936A (en) | 1995-02-21 |
| KR920009077A (ko) | 1992-05-28 |
| DE4134123C2 (de) | 1994-06-30 |
| KR930004268B1 (ko) | 1993-05-22 |
| JPH04258897A (ja) | 1992-09-14 |
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