JPH0748485B2 - エツチング方法 - Google Patents
エツチング方法Info
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- JPH0748485B2 JPH0748485B2 JP62039689A JP3968987A JPH0748485B2 JP H0748485 B2 JPH0748485 B2 JP H0748485B2 JP 62039689 A JP62039689 A JP 62039689A JP 3968987 A JP3968987 A JP 3968987A JP H0748485 B2 JPH0748485 B2 JP H0748485B2
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Landscapes
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体素子の絶縁膜のエッチング方法に係わ
り、例えば層間絶縁用低温酸化シリコン膜の選択エッチ
ング方法に関する。
り、例えば層間絶縁用低温酸化シリコン膜の選択エッチ
ング方法に関する。
本発明は例えば集積回路素子のコンタクトホールの形成
に適用される。
に適用される。
[従来技術] CVD技術により比較的低温で堆積される酸化シリコン膜
(低温酸化膜または低温酸化シリコン膜と略称され
る。)は周知である。上記低温酸化シリコン膜は一般に
リンまたはボロン等をドープされるのでドープトオキサ
イド膜とも呼ばれ、リンドープしたPSG膜、ボロンドー
プしたBSG膜、両方をドープしたBPSG膜等がある。
(低温酸化膜または低温酸化シリコン膜と略称され
る。)は周知である。上記低温酸化シリコン膜は一般に
リンまたはボロン等をドープされるのでドープトオキサ
イド膜とも呼ばれ、リンドープしたPSG膜、ボロンドー
プしたBSG膜、両方をドープしたBPSG膜等がある。
一般に層間絶縁用に使用される上記ドープトオキサイド
膜にはフォトリソグラフィ技術によってコンタクトホー
ルが開口される。
膜にはフォトリソグラフィ技術によってコンタクトホー
ルが開口される。
[発明が解決しようとする問題点] 上記ドープトオキサイド膜は比較的厚いので、微細なコ
ンタクトホールを精度良く形成するために、異方性ドラ
イエッチング技術が使用される。
ンタクトホールを精度良く形成するために、異方性ドラ
イエッチング技術が使用される。
上記異方性ドライエッチングによって開口されたコンタ
クトホールの側壁は垂直に形成されるので、後で堆積さ
れる電極配線が段差切れによって断線しやすい欠点があ
る事が知られている。
クトホールの側壁は垂直に形成されるので、後で堆積さ
れる電極配線が段差切れによって断線しやすい欠点があ
る事が知られている。
更に、ドライエッチングによって下地電極領域表面が荒
れるので、コンタクト抵抗が増加する欠点がある事も知
られている。
れるので、コンタクト抵抗が増加する欠点がある事も知
られている。
上記欠点を改善するために、コンタクトホールを異方性
ドライエッチングした後でウェットエッチングする技術
が知られている。この2段技術によれば、ある程度のエ
ッチング精度を維持し、更に上記欠点を改善できる。
ドライエッチングした後でウェットエッチングする技術
が知られている。この2段技術によれば、ある程度のエ
ッチング精度を維持し、更に上記欠点を改善できる。
第5図から第7図は上記従来技術を表わす工程図であ
る。
る。
最初に、レジストマスク1が露光後、選択エッチングさ
れ、開口される(第5図)。
れ、開口される(第5図)。
次に、上記レジスト1をマスクとして異方性ドライエッ
チングが実施され、BPSG膜2の途中まで開口される(第
6図)。
チングが実施され、BPSG膜2の途中まで開口される(第
6図)。
この時に、上記異方性ドライエッチングによって形成さ
れた側壁重合物4が付着する事がある。
れた側壁重合物4が付着する事がある。
上記側壁重合物が付着した状態で次のウェットエッチン
グを実施する場合、第7図に示すように、上記側壁重合
物4の中間部が残留する場合がある。
グを実施する場合、第7図に示すように、上記側壁重合
物4の中間部が残留する場合がある。
従って、側壁5の中間部がエッチング不良で残留する場
合、ウェットエッチングしたにも拘らず、埋め込まれる
電極配線の段差切れが改善されず、かえってそれが悪化
する欠点があった。
合、ウェットエッチングしたにも拘らず、埋め込まれる
電極配線の段差切れが改善されず、かえってそれが悪化
する欠点があった。
しかしながら、集積度の増加と共にチップ上のドープト
オキサイド膜(層間絶縁膜)に形成されるコンタクトホ
ール数は顕著に増加しつつあり、しかも各コンタクトホ
ールに許容される開口面積はますます縮小されつつあ
る。そして、上記開口面積の縮小によって、後で堆積さ
る電極配線の段差切れが増加することも周知である。
オキサイド膜(層間絶縁膜)に形成されるコンタクトホ
ール数は顕著に増加しつつあり、しかも各コンタクトホ
ールに許容される開口面積はますます縮小されつつあ
る。そして、上記開口面積の縮小によって、後で堆積さ
る電極配線の段差切れが増加することも周知である。
本発明は上記の問題点を改良する事を目的とする。従っ
て、本発明の具体的な目的は、段差切れが少なくしかも
微細化が可能な絶縁膜のエッチング方法の開発である。
て、本発明の具体的な目的は、段差切れが少なくしかも
微細化が可能な絶縁膜のエッチング方法の開発である。
[問題点を解決するための手段及び作用] 本発明の基本的な構成は、 絶縁膜上に設置されたレジストマスクをホトリソグラフ
ィ技術によって開口し、 上記露出された絶縁膜を異方性ドライエッチングして開
口し、 上記開口に面する上記絶縁膜の側面に付着した側壁重合
物を酸素アッシングにより除去し、 上記酸素アッシング後の上記絶縁膜を上記レジストマス
クの除去前にウエットエッチングすることを特徴とする
エッチング方法である。
ィ技術によって開口し、 上記露出された絶縁膜を異方性ドライエッチングして開
口し、 上記開口に面する上記絶縁膜の側面に付着した側壁重合
物を酸素アッシングにより除去し、 上記酸素アッシング後の上記絶縁膜を上記レジストマス
クの除去前にウエットエッチングすることを特徴とする
エッチング方法である。
以下、本発明の主な構成要件が説明される。
上記絶縁膜は、例えばリンまたはボロンをドープされた
ドープトオキサイド膜であり、一般に低温CVD法により
形成される。
ドープトオキサイド膜であり、一般に低温CVD法により
形成される。
上記異方性ドライエッチング技術は垂直方向に選択的に
ドライエッチングする技術であり、反応性スパッタエッ
チング法や反応性イオンエッチング法等を含む。
ドライエッチングする技術であり、反応性スパッタエッ
チング法や反応性イオンエッチング法等を含む。
上記側壁重合物の除去技術は酸素アッシングとして知ら
れているもので、ここでは異方性ドライエッチング工程
において酸素プラズマガスによりコンタクトホールに面
する絶縁膜の側壁面に付着した側壁重合物を除去する技
術を意味する。なお、この酸素アッシングによりレジス
トマスク表面をエッチングされて薄くなるが、側壁重合
物の付着厚さは僅かであり、この側壁重合物の除去時に
レジストマスクが除去されて絶縁膜の平坦な表面が露出
することはない。
れているもので、ここでは異方性ドライエッチング工程
において酸素プラズマガスによりコンタクトホールに面
する絶縁膜の側壁面に付着した側壁重合物を除去する技
術を意味する。なお、この酸素アッシングによりレジス
トマスク表面をエッチングされて薄くなるが、側壁重合
物の付着厚さは僅かであり、この側壁重合物の除去時に
レジストマスクが除去されて絶縁膜の平坦な表面が露出
することはない。
上記ウェットエッチング技術はエッチング液によって上
記低温酸化膜を溶解する技術である。
記低温酸化膜を溶解する技術である。
本発明の具体的特徴は上記ウェットエッチング工程の前
に、異方性ドライエッチングされた上記絶縁膜の露出表
面を酸素アッシングする事によって、後で実施されるウ
ェットエッチングを良好に実施する事である。
に、異方性ドライエッチングされた上記絶縁膜の露出表
面を酸素アッシングする事によって、後で実施されるウ
ェットエッチングを良好に実施する事である。
[実施例] 第1図から第4図は本発明の良好な態様を表わす工程図
である。
である。
第1図から第4図において、レジスト1はポジレジスト
であり、膜厚は約1.1μmである。低温酸化シリコン膜
2は低温CVD法によって堆積されたBPSGであり、そのリ
ン濃度は2〜8P2O5wt%であり、そのボロン濃度は0〜
5B2O3wt%である。上記BPSG膜厚は0.5μmである。
であり、膜厚は約1.1μmである。低温酸化シリコン膜
2は低温CVD法によって堆積されたBPSGであり、そのリ
ン濃度は2〜8P2O5wt%であり、そのボロン濃度は0〜
5B2O3wt%である。上記BPSG膜厚は0.5μmである。
第1図の工程aにおいて、通常のフォトリソグラフィ技
術によってマスクが開口される。
術によってマスクが開口される。
第2図の工程bにおいて、エッチング装置はバッチ形式
反応性イオンエッチング装置(DEM−451型)である。エ
ッチングガスはCF4+H2であり、CF4とH2の流量比は、CF
4/H2=1〜10である。圧力は3〜10気圧であり、印加
される高周波電力は100〜300Wである。上記反応性イオ
ンエッチングによってBPSG膜2の一部にコンタクトホー
ル6の上部部分が掘り込まれる。
反応性イオンエッチング装置(DEM−451型)である。エ
ッチングガスはCF4+H2であり、CF4とH2の流量比は、CF
4/H2=1〜10である。圧力は3〜10気圧であり、印加
される高周波電力は100〜300Wである。上記反応性イオ
ンエッチングによってBPSG膜2の一部にコンタクトホー
ル6の上部部分が掘り込まれる。
上記異方性ドライエッチング工程において、掘り込まれ
たコンタクトホールの側壁表面に側壁重合物4が付着す
る事が知られている。
たコンタクトホールの側壁表面に側壁重合物4が付着す
る事が知られている。
第3図の工程Cにおいて、上記側壁重合物は酸素アッシ
ングされて灰化除去される。
ングされて灰化除去される。
本工程は一般に灰化除去(デスカム)・プロセスと呼ば
れ、円筒型アッシャーを使用して実施される。使用ガス
は酸素ガスであり、圧力は0.6〜1.0torrであり、印加さ
れる高周波電力は100〜1KWである。
れ、円筒型アッシャーを使用して実施される。使用ガス
は酸素ガスであり、圧力は0.6〜1.0torrであり、印加さ
れる高周波電力は100〜1KWである。
第4図の工程dにおいて、部分的にエッチングされたコ
ンタクトホール6はウェットエッチングされる。エッチ
ング液は一般的なHF−NH4F水溶液である。その結果、工
程dに示されるように、段差がよりなめらかなコンタク
トホールを形成できる。
ンタクトホール6はウェットエッチングされる。エッチ
ング液は一般的なHF−NH4F水溶液である。その結果、工
程dに示されるように、段差がよりなめらかなコンタク
トホールを形成できる。
[第2の実施例] 異方性ドライエッチング条件を以下のように変更する実
施例を以下に説明する。エッチング装置は枝葉式RIE装
置であり、エッチングガス;C2F6+CHF3、ガス流量比;
C2F6/CHF3=1〜5、圧力0.1〜0.5torr、高周波電力10
0〜400Wである。
施例を以下に説明する。エッチング装置は枝葉式RIE装
置であり、エッチングガス;C2F6+CHF3、ガス流量比;
C2F6/CHF3=1〜5、圧力0.1〜0.5torr、高周波電力10
0〜400Wである。
[効果] 上記の説明から理解されるように、本発明の例えばドー
プトオキサイド膜などの絶縁膜の選択エッチング方法は
段差切れしにくい微細なコンタクトホールを形成でき、
大規模集積回路において、多大な利点がある。
プトオキサイド膜などの絶縁膜の選択エッチング方法は
段差切れしにくい微細なコンタクトホールを形成でき、
大規模集積回路において、多大な利点がある。
更に本発明によれば、異方性エッチングされたコンタク
トホール底面の荒れが上記のウエットエッチング工程で
減少するので、コンタクト抵抗が更に減少する利点もあ
る。
トホール底面の荒れが上記のウエットエッチング工程で
減少するので、コンタクト抵抗が更に減少する利点もあ
る。
更に本発明の他の利点は上記デスカム工程Cの付加によ
って、レジスト1とBPSG膜2間の密着性が悪くなる事で
ある。その結果、次のウェットエッチング工程によっ
て、レジスト膜1とBPSG膜の界面にウェットエッチング
がより進行し、第1図の工程dに示される様に、コンタ
クトホール側壁上部にテーパー(面取り)を形成する事
ができる。従って、次の電極配線工程におけるステップ
・カバレッジ(段差の被覆性)は著しく改善される。
って、レジスト1とBPSG膜2間の密着性が悪くなる事で
ある。その結果、次のウェットエッチング工程によっ
て、レジスト膜1とBPSG膜の界面にウェットエッチング
がより進行し、第1図の工程dに示される様に、コンタ
クトホール側壁上部にテーパー(面取り)を形成する事
ができる。従って、次の電極配線工程におけるステップ
・カバレッジ(段差の被覆性)は著しく改善される。
したがって、本発明のエッチング方法によれば、コンタ
クトホールの微細化実現と段差切れの防止とを両立させ
ることができる。
クトホールの微細化実現と段差切れの防止とを両立させ
ることができる。
第1図と第2図と第3図と第4図は本発明の1実施例工
程図である。第5図と第6図と第7図は従来技術を表わ
す工程図である。 1……レジストマスク 2……低温酸化シリコン膜
程図である。第5図と第6図と第7図は従来技術を表わ
す工程図である。 1……レジストマスク 2……低温酸化シリコン膜
Claims (2)
- 【請求項1】絶縁膜上に設置されたレジストマスクをホ
トリソグラフィ技術によって開口し、 上記露出された絶縁膜を異方性ドライエッチングして開
口し、 上記開口に面する上記絶縁膜の側面に付着した側壁重合
物を酸素アッシングにより除去し、 上記酸素アッシング後の上記絶縁膜を上記レジストマス
クの除去前にウエットエッチングすることを特徴とする
エッチング方法。 - 【請求項2】上記絶縁膜は、BPSG膜、PSG膜およびBSG膜
のうちのいずれか1つの低温酸化シリコン膜である特許
請求の範囲第1項記載のエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039689A JPH0748485B2 (ja) | 1987-02-23 | 1987-02-23 | エツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039689A JPH0748485B2 (ja) | 1987-02-23 | 1987-02-23 | エツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63205916A JPS63205916A (ja) | 1988-08-25 |
| JPH0748485B2 true JPH0748485B2 (ja) | 1995-05-24 |
Family
ID=12560021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039689A Expired - Lifetime JPH0748485B2 (ja) | 1987-02-23 | 1987-02-23 | エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748485B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0464567B1 (en) * | 1990-06-25 | 1997-08-06 | Matsushita Electronics Corporation | Cold cathode element |
| JP3239460B2 (ja) * | 1992-09-08 | 2001-12-17 | ソニー株式会社 | 接続孔の形成方法 |
| JP3713921B2 (ja) * | 1996-10-24 | 2005-11-09 | セイコーエプソン株式会社 | インクジェット式記録ヘッドの製造方法 |
| JP4085423B2 (ja) * | 2002-09-18 | 2008-05-14 | 日立化成工業株式会社 | 光導波路デバイスの製造方法 |
| KR100796514B1 (ko) | 2006-08-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| JP2008108844A (ja) * | 2006-10-24 | 2008-05-08 | Toyota Central R&D Labs Inc | トレンチ構造またはメサ構造を有するiii族窒化物半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240978A (en) * | 1975-09-27 | 1977-03-30 | Fujitsu Ltd | Process for production of semiconductor device |
-
1987
- 1987-02-23 JP JP62039689A patent/JPH0748485B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63205916A (ja) | 1988-08-25 |
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