JPH02122546A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02122546A JPH02122546A JP27648488A JP27648488A JPH02122546A JP H02122546 A JPH02122546 A JP H02122546A JP 27648488 A JP27648488 A JP 27648488A JP 27648488 A JP27648488 A JP 27648488A JP H02122546 A JPH02122546 A JP H02122546A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線を
有する半導体装置の眉間絶縁膜へのスルーホールの形成
方法に関する。
有する半導体装置の眉間絶縁膜へのスルーホールの形成
方法に関する。
従来、多層アルミニウム配線を有する半導体装置の眉間
絶縁膜へのスルーホールの形成方法としては、２ステツ
プエツチング法が一般に用いられている。以下第２図を
参照して説明する。
絶縁膜へのスルーホールの形成方法としては、２ステツ
プエツチング法が一般に用いられている。以下第２図を
参照して説明する。
まず第２図（ａ）に示すように、周知の方法によりシリ
コン基板１１上に第１層アルミニウム配線１２を形成し
た後、眉間絶縁膜であるプラズマＣＶＤ法によるシリコ
ン窒化膜１３を成長させたのち、フォトレジスト膜１５
を形成しバターニングする。
コン基板１１上に第１層アルミニウム配線１２を形成し
た後、眉間絶縁膜であるプラズマＣＶＤ法によるシリコ
ン窒化膜１３を成長させたのち、フォトレジスト膜１５
を形成しバターニングする。
次に第２図（ｂ）に示すように、フォトレジスト膜１５
をマスクとし、等方性ドライエツチング法によりシリコ
ン窒化膜１３を半分の膜厚まで工ツチングする。
をマスクとし、等方性ドライエツチング法によりシリコ
ン窒化膜１３を半分の膜厚まで工ツチングする。
次に第２図（ｃ）に示すように、異方性ドライエツチン
グ法により、第１層アルミニウム配線１２に達するまで
シリコン窒化膜１３をエツチングし、スルーホールを完
成させる。
グ法により、第１層アルミニウム配線１２に達するまで
シリコン窒化膜１３をエツチングし、スルーホールを完
成させる。
上述した従来のスルーホール形成方法における異方性ド
ライエツチングにフロンガス（ＣＦ４ ）を用いた場合
、その後に被着する第２層アルミニウム配線に断線を生
じるという欠点がある。以下第３図を参照して説明する
。
ライエツチングにフロンガス（ＣＦ４ ）を用いた場合
、その後に被着する第２層アルミニウム配線に断線を生
じるという欠点がある。以下第３図を参照して説明する
。
異方性ドライエツチングにおいて、エツチングが第１層
アルミニウム配線１２に達すると、フロンガスではアル
ミニウムはほとんどエツチングされないため、フォトレ
ジシト１５のエツチング量が多くなり、第３図（ａ）に
示すように、フォトレジストの変成物１５Ａがシリコン
窒化膜１３等に多量に再付着する。このフォトレジスト
の変成物１５Ａは第３図（ｂ）に示すように、その後の
フォトレジスト剥離工程においても除去されずに残る。
アルミニウム配線１２に達すると、フロンガスではアル
ミニウムはほとんどエツチングされないため、フォトレ
ジシト１５のエツチング量が多くなり、第３図（ａ）に
示すように、フォトレジストの変成物１５Ａがシリコン
窒化膜１３等に多量に再付着する。このフォトレジスト
の変成物１５Ａは第３図（ｂ）に示すように、その後の
フォトレジスト剥離工程においても除去されずに残る。
そして第３図（Ｃ）に示すように、第２層アルミニウム
配線１６を形成した時、このフォトレジストの変成物１
５Ａにより第２層アルミニウム配線１６に断線を生ずる
。
配線１６を形成した時、このフォトレジストの変成物１
５Ａにより第２層アルミニウム配線１６に断線を生ずる
。
本発明の半導体装置の製造方法は、半導体基板上に下層
配線を形成したのち全面に眉間絶縁膜とチタンまたはチ
タン合金膜とを順次形成する工程と、前記チタンまたは
チタン合金膜上にフォトレジスト膜を形成したのちパタ
ーニングし前記下層配線上のフォトレジスト膜に開口部
を形成する工程と、開口部が形成された前記フォトレジ
スト膜をマスクとし等方性ドライエツチング法によりエ
ツチングし前記チタンまたはチタン合金膜に開゛口部を
形成する仁共に前記層間絶縁膜を途中までエツチングす
る工程と、異方性ドライエツチング法により前記フォト
レジスト膜を除去したのち途中迄エツチングした前記層
間絶縁膜をエツチングし前記下層配線を露出させる工程
とを含んで構成される。
配線を形成したのち全面に眉間絶縁膜とチタンまたはチ
タン合金膜とを順次形成する工程と、前記チタンまたは
チタン合金膜上にフォトレジスト膜を形成したのちパタ
ーニングし前記下層配線上のフォトレジスト膜に開口部
を形成する工程と、開口部が形成された前記フォトレジ
スト膜をマスクとし等方性ドライエツチング法によりエ
ツチングし前記チタンまたはチタン合金膜に開゛口部を
形成する仁共に前記層間絶縁膜を途中までエツチングす
る工程と、異方性ドライエツチング法により前記フォト
レジスト膜を除去したのち途中迄エツチングした前記層
間絶縁膜をエツチングし前記下層配線を露出させる工程
とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）乃至（ｇ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、周知の方法によりシリ
コン基板１１上に第１層アルミニウム配線１２を形成し
た後、層間絶縁膜であるプラズマＣＶＤ法によるシリコ
ン窒化膜１３を１μｍの厚さに成長し、さらにスパッタ
法によりチタンまたはチタン・タングステン（ＴｉＷ）
膜１４を０．５μｍの厚さに被着し、次でフォトレジス
ト膜１５を形成し、パターニングして開口部１７を形成
する。
コン基板１１上に第１層アルミニウム配線１２を形成し
た後、層間絶縁膜であるプラズマＣＶＤ法によるシリコ
ン窒化膜１３を１μｍの厚さに成長し、さらにスパッタ
法によりチタンまたはチタン・タングステン（ＴｉＷ）
膜１４を０．５μｍの厚さに被着し、次でフォトレジス
ト膜１５を形成し、パターニングして開口部１７を形成
する。
次に、第１図（ｂ）に示すように、ＣＦ４と０２ガスを
用いる等方性ドライエツチング法により、チタン・タン
グステン膜１４とシリコン窒化膜１３を約０．４μｍの
深さにエツチングする。
用いる等方性ドライエツチング法により、チタン・タン
グステン膜１４とシリコン窒化膜１３を約０．４μｍの
深さにエツチングする。
次に、第１図（ｃ）に示すように、フロンガス（ＣＦ４
）を用いた異方性ドライエツチング法によりシリコン
窒化膜１３をエツチングする。この時、第１層アルミニ
ウム配線１２に達する直前にエツチングを止める様にす
る。
）を用いた異方性ドライエツチング法によりシリコン
窒化膜１３をエツチングする。この時、第１層アルミニ
ウム配線１２に達する直前にエツチングを止める様にす
る。
次に第１図（ｄ）に示すように、フォトレジスト膜１５
を除去する。
を除去する。
次に第１図（ｅ）に示すように、再びフロンガスを用い
た異方性ドライエツチング法により、第１層アルミニウ
ム配線１２に達するまでシリコン窒化膜１３をエツチン
グする。この時、チタン・タングステン膜１４も同時に
エツチングされるが、充分な厚さなので下地への影響は
ない また、シリコン窒化Ｍ１３の等方性エツチングさ
れた部分もエツチングされるが、異方性エラインクされ
た部分が横方向に広がることはない。
た異方性ドライエツチング法により、第１層アルミニウ
ム配線１２に達するまでシリコン窒化膜１３をエツチン
グする。この時、チタン・タングステン膜１４も同時に
エツチングされるが、充分な厚さなので下地への影響は
ない また、シリコン窒化Ｍ１３の等方性エツチングさ
れた部分もエツチングされるが、異方性エラインクされ
た部分が横方向に広がることはない。
次に、第１図（ｆ）に示すように、Ｈ２Ｏ２を用いるウ
ェットエツチング法により、チタン・タングステン膜１
４のみを選択的に除去することによりスルーホールを完
成させる。
ェットエツチング法により、チタン・タングステン膜１
４のみを選択的に除去することによりスルーホールを完
成させる。
このように本実施例によれば、従来のようにオーバーエ
ツチング時にフォトレジストの変成物が多量に再付着し
、スルーホール形成完了後も残るということはない。従
ってその後、第１図（ｇ）に示すように、第２Ｎアルミ
ニウムを被着しパタニングして第２層アルミニウム配線
１６を形成すると、断線がなく段部の被覆度も良好な配
線が得られる。
ツチング時にフォトレジストの変成物が多量に再付着し
、スルーホール形成完了後も残るということはない。従
ってその後、第１図（ｇ）に示すように、第２Ｎアルミ
ニウムを被着しパタニングして第２層アルミニウム配線
１６を形成すると、断線がなく段部の被覆度も良好な配
線が得られる。
上記実施例においては、眉間絶縁膜としてプラズマＣＶ
Ｄ法によるシリコン窒化膜を用いた場合について説明し
たが、シリコンオキシナイトライドを用いてもよい。ま
た、チタン・タングステン膜の代わりにチタンを用いて
もよい。この場合、ウェットエツチング液は過酸化水素
水・アンモニア水・純水の混合液を用いる。更に配線金
属としてアルミニウムを用いた場合について説明したが
、Ｓｉ、Ｃｕ等を含むアルミニウム合金であってもよい
。
Ｄ法によるシリコン窒化膜を用いた場合について説明し
たが、シリコンオキシナイトライドを用いてもよい。ま
た、チタン・タングステン膜の代わりにチタンを用いて
もよい。この場合、ウェットエツチング液は過酸化水素
水・アンモニア水・純水の混合液を用いる。更に配線金
属としてアルミニウムを用いた場合について説明したが
、Ｓｉ、Ｃｕ等を含むアルミニウム合金であってもよい
。
以上説明したように本発明は、フォトレジスト膜に次で
チタンまたはチタン合金膜をマスクとして層間絶縁膜を
エツチングすることにより、スルーホール形成時のフォ
トレジストの再付着を低減できるため、段部の被覆度も
良好になり、上層配線の断線をなくすことができる。
チタンまたはチタン合金膜をマスクとして層間絶縁膜を
エツチングすることにより、スルーホール形成時のフォ
トレジストの再付着を低減できるため、段部の被覆度も
良好になり、上層配線の断線をなくすことができる。
第１図（ａ）乃至（ｇ）は本発明の一実施例を説明する
ための半導体チップの断面図、第２図（ａ）乃至（Ｃ）
及び第３図（ａ）乃至（Ｃ）は従来例を説明するための
半導体チップの断面図である。 １１・・・シリコン基板、１２・・・第１層アルミニウ
ム配線、１３・・・シリコン窒化膜、１４・・・チタン
・タングステン膜、１５・・・フォトレジスト膜、１５
Ａ・・・フォトレジストの変成物、１６・・・第２層ア
ルミニウム配線、１７・・・開口部。
ための半導体チップの断面図、第２図（ａ）乃至（Ｃ）
及び第３図（ａ）乃至（Ｃ）は従来例を説明するための
半導体チップの断面図である。 １１・・・シリコン基板、１２・・・第１層アルミニウ
ム配線、１３・・・シリコン窒化膜、１４・・・チタン
・タングステン膜、１５・・・フォトレジスト膜、１５
Ａ・・・フォトレジストの変成物、１６・・・第２層ア
ルミニウム配線、１７・・・開口部。
Claims (1)
- 半導体基板上に下層配線を形成したのち全面に層間絶
縁膜とチタンまたはチタン合金膜とを順次形成する工程
と、前記チタンまたはチタン合金膜上にフォトレジスト
膜を形成したのちパターニングし前記下層配線上のフォ
トレジスト膜に開口部を形成する工程と、開口部が形成
された前記フォトレジスト膜をマスクとし等方性ドライ
エッチング法によりエッチングし前記チタンまたはチタ
ン合金膜に開口部を形成すると共に前記層間絶縁膜を途
中までエッチングする工程と、異方性ドライエッチング
法により前記フォトレジスト膜を除去したのち途中迄エ
ッチングした前記層間絶縁膜をエッチングし前記下層配
線を露出させる工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27648488A JPH02122546A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27648488A JPH02122546A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122546A true JPH02122546A (ja) | 1990-05-10 |
Family
ID=17570096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27648488A Pending JPH02122546A (ja) | 1988-10-31 | 1988-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122546A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
| US5747879A (en) * | 1995-09-29 | 1998-05-05 | Intel Corporation | Interface between titanium and aluminum-alloy in metal stack for integrated circuit |
-
1988
- 1988-10-31 JP JP27648488A patent/JPH02122546A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
| WO1996012295A1 (en) * | 1994-10-17 | 1996-04-25 | Intel Corporation | A novel via hole profile and method of fabrication |
| GB2308234A (en) * | 1994-10-17 | 1997-06-18 | Intel Corp | A novel via hole profile and method fabrication |
| US5874358A (en) * | 1994-10-17 | 1999-02-23 | Intel Corporation | Via hole profile and method of fabrication |
| GB2308234B (en) * | 1994-10-17 | 1999-04-14 | Intel Corp | A novel via hole profile and method fabrication |
| US5747879A (en) * | 1995-09-29 | 1998-05-05 | Intel Corporation | Interface between titanium and aluminum-alloy in metal stack for integrated circuit |
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