JPS6337969B2 - - Google Patents
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- JPS6337969B2 JPS6337969B2 JP7600880A JP7600880A JPS6337969B2 JP S6337969 B2 JPS6337969 B2 JP S6337969B2 JP 7600880 A JP7600880 A JP 7600880A JP 7600880 A JP7600880 A JP 7600880A JP S6337969 B2 JPS6337969 B2 JP S6337969B2
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- digital filter
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- clock signal
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- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
- H03H2017/0295—Changing between two filter characteristics
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は伝達関数の係数を予め記憶し、該係数
の切換により特性を可変としたデイジタルフイル
タ装置に関する。
の切換により特性を可変としたデイジタルフイル
タ装置に関する。
近年、トランジスタ、抵抗、コンデンサ、コイ
ルあるいは演算増幅器を用いて実現出来るアナロ
グフイルタに代り、乗算器、加算器、遅延回路等
で構成されるデイジタルフイルタが注目されてい
る。このデイジタルフイルタの大きな特徴は、同
一の回路で、多くの特性をもつフイルタが容易に
構成出来ることにある。
ルあるいは演算増幅器を用いて実現出来るアナロ
グフイルタに代り、乗算器、加算器、遅延回路等
で構成されるデイジタルフイルタが注目されてい
る。このデイジタルフイルタの大きな特徴は、同
一の回路で、多くの特性をもつフイルタが容易に
構成出来ることにある。
第１図は、伝達関数が
Ｈ（Ｚ）＝Ｋ・１＋a1Z -1＋a2Z -2／１＋b1Z -1＋b2Z -2
式(1) で表わされるIIR（無限応答）デイジタルフイル
タでカツトオフ周波数可変のローパスフイルタ
（あるいはハイパスフイルタ）が示されている。
式(1) で表わされるIIR（無限応答）デイジタルフイル
タでカツトオフ周波数可変のローパスフイルタ
（あるいはハイパスフイルタ）が示されている。
第１図に於て、１は入力信号が供給される加算
器、この加算器１出力が供給される加算器２、上
記加算器１出力が単位時間遅延回路３を介して与
えられる乗算器４，５を有する。この乗算器４に
はROM６に与えられるカツトオフ周波数データ
cに従つて選択出力されるデータb1が更に供給さ
れ、入力信号がb1倍されて加算器１に与えられ
る。なお、この入力信号は加算器１に対して、減
算を指示するようになつている。また、上記乗算
器５には、更にROM６から選択出力されるデー
タa1が供給され、入力信号がa1倍して加算器２に
与えられる。そして、上記遅延回路３出力は更に
単位時間遅延回路７を介し、乗算器８，９に与え
られる。上記乗算器８，９にはそれぞれROM６
から供給されるデータb2、a2が更に供給され、入
力信号がb2倍、a2倍されて、加算器１，２に与え
られる。なお、加算器１に与えられる信号は減算
を指示するようになつている。そして、上記加算
器１出力、乗算器５，９出力が供給され、それ等
を加算する加算器２の出力は、カツトオフ周波数
cによつて選択されるROM６の出力Ｋが供給さ
れる乗算器１０に与えられ、Ｋ倍されて出力信号
となる。
器、この加算器１出力が供給される加算器２、上
記加算器１出力が単位時間遅延回路３を介して与
えられる乗算器４，５を有する。この乗算器４に
はROM６に与えられるカツトオフ周波数データ
cに従つて選択出力されるデータb1が更に供給さ
れ、入力信号がb1倍されて加算器１に与えられ
る。なお、この入力信号は加算器１に対して、減
算を指示するようになつている。また、上記乗算
器５には、更にROM６から選択出力されるデー
タa1が供給され、入力信号がa1倍して加算器２に
与えられる。そして、上記遅延回路３出力は更に
単位時間遅延回路７を介し、乗算器８，９に与え
られる。上記乗算器８，９にはそれぞれROM６
から供給されるデータb2、a2が更に供給され、入
力信号がb2倍、a2倍されて、加算器１，２に与え
られる。なお、加算器１に与えられる信号は減算
を指示するようになつている。そして、上記加算
器１出力、乗算器５，９出力が供給され、それ等
を加算する加算器２の出力は、カツトオフ周波数
cによつて選択されるROM６の出力Ｋが供給さ
れる乗算器１０に与えられ、Ｋ倍されて出力信号
となる。
然るに、カツトオフ周波数cの変更により今
“Ａ”なる特性をもつフイルタから、“Ｂ”という
特性をもつフイルタに変化せしめた際、同様機能
を有するアナログフイルタの場合は、なめらかな
変化として現われるが、デイジタルフイルタの場
合は、特性“Ａ”から特性“Ｂ”へ各係数を切換
えるため、その出力は連続とならないものであ
る。従つて、特性の切換の際、なめらかな変化を
させるには、特性間を近くする必要があり、大き
く特性を異ならせる場合は、除々に特性を異なら
せなめらかな変化となるようにする必要があり、
大容量のROMが必要となる。更に、このような
デイジタルフイルタ装置を電子楽器や各種音響機
器に適用した場合、人間の聴覚は周波数について
はかなり細かな単位まで聞き分けられると言われ
ており、従つて、特性の切換を細かい間隔で行つ
たとしても、例えばその切換がデイジタルフイル
タ装置内の信号の１周期内で終了すると位相の変
化がわかる等、一層問題は顕著となる。
“Ａ”なる特性をもつフイルタから、“Ｂ”という
特性をもつフイルタに変化せしめた際、同様機能
を有するアナログフイルタの場合は、なめらかな
変化として現われるが、デイジタルフイルタの場
合は、特性“Ａ”から特性“Ｂ”へ各係数を切換
えるため、その出力は連続とならないものであ
る。従つて、特性の切換の際、なめらかな変化を
させるには、特性間を近くする必要があり、大き
く特性を異ならせる場合は、除々に特性を異なら
せなめらかな変化となるようにする必要があり、
大容量のROMが必要となる。更に、このような
デイジタルフイルタ装置を電子楽器や各種音響機
器に適用した場合、人間の聴覚は周波数について
はかなり細かな単位まで聞き分けられると言われ
ており、従つて、特性の切換を細かい間隔で行つ
たとしても、例えばその切換がデイジタルフイル
タ装置内の信号の１周期内で終了すると位相の変
化がわかる等、一層問題は顕著となる。
この発明は上記事情に鑑みてなされたもので、
予め伝達関数の係数を記憶し、この係数の切換に
より特性を可変としたデイジタルフイルタ装置に
おいて、特性が切換えられた際に、デイジタルフ
イルタ装置内の信号の周期と同期して切換前の係
数から切換後の係数へなめらかに変化するように
補間を行うことが可能なデイジタルフイルタ装置
を提供することを目的とする。
予め伝達関数の係数を記憶し、この係数の切換に
より特性を可変としたデイジタルフイルタ装置に
おいて、特性が切換えられた際に、デイジタルフ
イルタ装置内の信号の周期と同期して切換前の係
数から切換後の係数へなめらかに変化するように
補間を行うことが可能なデイジタルフイルタ装置
を提供することを目的とする。
以下、本発明の一実施例を図面を参照して詳細
に説明する。
に説明する。
第２図は本実施例の回路構成を示すものである
が、説明の簡略化の為第１図と同一箇所には同一
符号を付してその説明を省略する。即ち、第２図
中ROM６の係数出力a1，a2，b1，b2，Ｋは各々
補間回路１１〜１５にて補間されて乗算器５，
９，４，８，１０に各々供給される。この補間回
路１１〜１５はクロツク信号発生器１６により生
成されるクロツク信号1，2に応じて動作する。
補間回路１１〜15は全て同一構成となるので、補
間回路１５について次に説明する。第３図は、補
間回路１５の詳細を示す図で、図中１７はROM
６から係数Ｋ（図中Ｋ）が与えられ、クロツク
2のタイミングにてラツチするレジスタであり、
このレジスタ１７出力は減算器１８のＡ入力端子
に与えられ、入力端子Ｂから与えられるレジスタ
１９の出力、即ち乗算器１０に供給される係数Ｋ
（図中KO）が減算される。そして、その減算結
果は出力端子Ａ−Ｂより出力されシフト回路２０
に供給される。このシフト回路２０は入力データ
をｎビツト、例えば２ビツト右へシフトすること
により、データを１／2n、例えば1/4倍する回路であ る。そして、このシフト回路２０の出力はレジス
タ２１にクロツク2のタイミングにてラツチさ
れ、更に加算器２２の入力端子Ａに供給される。
そしてこの加算器２２の入力端子Ｂには、上記レ
ジスタ１９出力が供給され、その加算結果は出力
端子Ａ＋Ｂを介してレジスタ１９にクロツク1の
タイミングにてラツチされる。
が、説明の簡略化の為第１図と同一箇所には同一
符号を付してその説明を省略する。即ち、第２図
中ROM６の係数出力a1，a2，b1，b2，Ｋは各々
補間回路１１〜１５にて補間されて乗算器５，
９，４，８，１０に各々供給される。この補間回
路１１〜１５はクロツク信号発生器１６により生
成されるクロツク信号1，2に応じて動作する。
補間回路１１〜15は全て同一構成となるので、補
間回路１５について次に説明する。第３図は、補
間回路１５の詳細を示す図で、図中１７はROM
６から係数Ｋ（図中Ｋ）が与えられ、クロツク
2のタイミングにてラツチするレジスタであり、
このレジスタ１７出力は減算器１８のＡ入力端子
に与えられ、入力端子Ｂから与えられるレジスタ
１９の出力、即ち乗算器１０に供給される係数Ｋ
（図中KO）が減算される。そして、その減算結
果は出力端子Ａ−Ｂより出力されシフト回路２０
に供給される。このシフト回路２０は入力データ
をｎビツト、例えば２ビツト右へシフトすること
により、データを１／2n、例えば1/4倍する回路であ る。そして、このシフト回路２０の出力はレジス
タ２１にクロツク2のタイミングにてラツチさ
れ、更に加算器２２の入力端子Ａに供給される。
そしてこの加算器２２の入力端子Ｂには、上記レ
ジスタ１９出力が供給され、その加算結果は出力
端子Ａ＋Ｂを介してレジスタ１９にクロツク1の
タイミングにてラツチされる。
第４図は、上記クロツク信号発生器１６の詳細
を示すもので、デイジタルフイルタ装置に対する
入力が供給される。そしてその最上位ビツト（符
号ビツト）はインバータ２３にて反転されてアン
ド回路２４に供給されると共に、入力信号の第２
ビツト以下最下位ビツトは直接上記アンド回路２
４に供給される。この入力信号は第５図ａに示す
如きのこぎり波（図中一部省略）である為、アン
ド回路２４出力、即ちクロツクパルス1は第５図
ｂの如く１周期毎に出力されることになる。ま
た、上記アンド回路２４の出力は４進カウンタ２
５に供給され、クロツク2となる。第５図ｃはそ
の様子を示すものである。
を示すもので、デイジタルフイルタ装置に対する
入力が供給される。そしてその最上位ビツト（符
号ビツト）はインバータ２３にて反転されてアン
ド回路２４に供給されると共に、入力信号の第２
ビツト以下最下位ビツトは直接上記アンド回路２
４に供給される。この入力信号は第５図ａに示す
如きのこぎり波（図中一部省略）である為、アン
ド回路２４出力、即ちクロツクパルス1は第５図
ｂの如く１周期毎に出力されることになる。ま
た、上記アンド回路２４の出力は４進カウンタ２
５に供給され、クロツク2となる。第５図ｃはそ
の様子を示すものである。
次に、本実施例の動作について説明する。今、
式(1)で表わされる伝達関数の各係数を所定値に選
択することにより特性“Ａ”のデイジタルフイル
タを構成した場合、その伝達関数を説明の便宜上
次式(2)の如く記載する。
式(1)で表わされる伝達関数の各係数を所定値に選
択することにより特性“Ａ”のデイジタルフイル
タを構成した場合、その伝達関数を説明の便宜上
次式(2)の如く記載する。
HA（ｚ）＝KA・１＋a1AZ-1＋a2AZ-2／１＋b1AZ-1＋b2
AZ-2…式(2) 即ち、各係数a1，a2，b1，b2，Ｋは、カツトオ
フ周波数cAによつて、a1A，a2A，b1A，b2A，KA
の値がROM６から読出されることになる。
AZ-2…式(2) 即ち、各係数a1，a2，b1，b2，Ｋは、カツトオ
フ周波数cAによつて、a1A，a2A，b1A，b2A，KA
の値がROM６から読出されることになる。
そして、この係数a1A，a2A，b1A，b2A，KAが
各々乗算器５，９，４，８，１０に供給されてい
るとする。そしてこの状態からカツトオフ周波数
をcBに変更することにより、伝達関数を次式(3)
の如く変更して、特性“Ｂ”のデイジタルフイル
タを構成した場合、 HB（Ｚ）＝KB・１＋a1BZ-1＋a2BZ-2／１＋b1BZ-1＋b2
BZ-2…式(3) ROM６から読出される係数a1，a2，b1，b2，Ｋ
は各々a1B、a2B，b1B，b2B，KBとなる。
各々乗算器５，９，４，８，１０に供給されてい
るとする。そしてこの状態からカツトオフ周波数
をcBに変更することにより、伝達関数を次式(3)
の如く変更して、特性“Ｂ”のデイジタルフイル
タを構成した場合、 HB（Ｚ）＝KB・１＋a1BZ-1＋a2BZ-2／１＋b1BZ-1＋b2
BZ-2…式(3) ROM６から読出される係数a1，a2，b1，b2，Ｋ
は各々a1B、a2B，b1B，b2B，KBとなる。
しかして、その場合、係数Ｋに着目してみる
と、第３図のレジスタ１７，１９は第６図ｃ，ｅ
に示す如く各々KBのデータとKAのデータが存す
ることになり、その時点ではレジスタ２１の内容
は第６図ｄに示す如く「1/4（KA−KA）＝０」の
為「０」であるが、次のクロツク2（第６図ｂ参
照）の入力時に、減算器１８を介し、シフト回路
２０にて1/4倍したデータ、即ち「1/4（KB−KA）
＝△Ｋ」がラツチされることになる。そして、こ
のデータ△Ｋはレジスタ２１に次のクロツク2の
到来時まで保持されることになる。そして、この
データ△Ｋは加算器２２にてレジスタ１９出力、
即ちKAと加算され、次のクロツク1（第６図ａ参
照）のタイミングで、レジスタ１９にラツチさ
れ、このデータ「KA＋△Ｋ」が第６図ｅに示す
如く係数Ｋのデータとして乗算器１０に供給され
ることになる。第６図ｆはその出力の様子を示し
たものである。
と、第３図のレジスタ１７，１９は第６図ｃ，ｅ
に示す如く各々KBのデータとKAのデータが存す
ることになり、その時点ではレジスタ２１の内容
は第６図ｄに示す如く「1/4（KA−KA）＝０」の
為「０」であるが、次のクロツク2（第６図ｂ参
照）の入力時に、減算器１８を介し、シフト回路
２０にて1/4倍したデータ、即ち「1/4（KB−KA）
＝△Ｋ」がラツチされることになる。そして、こ
のデータ△Ｋはレジスタ２１に次のクロツク2の
到来時まで保持されることになる。そして、この
データ△Ｋは加算器２２にてレジスタ１９出力、
即ちKAと加算され、次のクロツク1（第６図ａ参
照）のタイミングで、レジスタ１９にラツチさ
れ、このデータ「KA＋△Ｋ」が第６図ｅに示す
如く係数Ｋのデータとして乗算器１０に供給され
ることになる。第６図ｆはその出力の様子を示し
たものである。
そして、次のクロツク1のタイミングにて、加
算器２２の出力「（KA＋△Ｋ）＋△Ｋ＝KA＋２△
Ｋ」がレジスタ１９にラツチされ、その結果係数
Ｋのデータとして「KA＋２△Ｋ」が第６図ｅ，
ｆに示す如く出力されることになる。このように
して、次のクロツク1のタイミングでは、係数Ｋ
として「KA＋３△Ｋ」、その次のクロツク1のタ
イミングで「KA＋４△Ｋ＝KB」が供給される。
その結果、係数Ｋとしては、KAの値から、順次
△Ｋだけ階段状に補間されて、KBに値になり、
なめらかに変化することになる。
算器２２の出力「（KA＋△Ｋ）＋△Ｋ＝KA＋２△
Ｋ」がレジスタ１９にラツチされ、その結果係数
Ｋのデータとして「KA＋２△Ｋ」が第６図ｅ，
ｆに示す如く出力されることになる。このように
して、次のクロツク1のタイミングでは、係数Ｋ
として「KA＋３△Ｋ」、その次のクロツク1のタ
イミングで「KA＋４△Ｋ＝KB」が供給される。
その結果、係数Ｋとしては、KAの値から、順次
△Ｋだけ階段状に補間されて、KBに値になり、
なめらかに変化することになる。
その際、他の補間回路１１〜１４も同様動作を
する為、他の全ての係数a1，a2，b1，b2も上記係
数Ｋと同様にa1A，a2A，b1A，b2Aからa1B，a2B，
b1B，b2Bに入力信号の周期と同期して階段状に補
間されてなめらかに変化することになる。
する為、他の全ての係数a1，a2，b1，b2も上記係
数Ｋと同様にa1A，a2A，b1A，b2Aからa1B，a2B，
b1B，b2Bに入力信号の周期と同期して階段状に補
間されてなめらかに変化することになる。
そして、係数の切換が終了すると、例えば第３
図に於て、レジスタ２１にはデータ「1/4（KB−
KB）＝０」が記憶される為、補間動作は行われ
ず、従つて係数はその状態を保持することにな
る。
図に於て、レジスタ２１にはデータ「1/4（KB−
KB）＝０」が記憶される為、補間動作は行われ
ず、従つて係数はその状態を保持することにな
る。
尚、上記実施例では、補間回路１１〜１５に於
て、係数差を22（＝４）等分したデータを作成し、
４段階にわけて補間をしたが、一般には係数差を
2n（ｎ；自然数）等分して、（具体的には係数差を
ｎビツト右シフトさせることにより行う。）2n段
階にわけて補間を行うようにしても良く、また、
この補間回路１１〜１５に於て、係数差を不均等
に分配する分配手段を備えるようにして、順次不
均等に補間し、切換前から切換後の係数になめら
かに変化させることも出来る。例えば、第３図に
於て、減算器１８出力即ち数差を、クロツク1の
入力タイミングで、シフト回路２０に於て、順次
１ビツトシフト操作することにより、係数差の1/
２、1/4、1/8、……を順次求め、これを加算器２
２にて加算し、レジスタ１９にクロツク1にてラ
ツチするようにすれば、特性が切換えられた際
に、切換前の係数から切換後の係数へ対数的な補
間を行うことが出来、係数のなめらかな変化を可
能とすることが出来る（尚、この場合は、レジス
タ１７，２１のクロツクはクロツク1となり、ク
ロツクパレス2は不要となる）。
て、係数差を22（＝４）等分したデータを作成し、
４段階にわけて補間をしたが、一般には係数差を
2n（ｎ；自然数）等分して、（具体的には係数差を
ｎビツト右シフトさせることにより行う。）2n段
階にわけて補間を行うようにしても良く、また、
この補間回路１１〜１５に於て、係数差を不均等
に分配する分配手段を備えるようにして、順次不
均等に補間し、切換前から切換後の係数になめら
かに変化させることも出来る。例えば、第３図に
於て、減算器１８出力即ち数差を、クロツク1の
入力タイミングで、シフト回路２０に於て、順次
１ビツトシフト操作することにより、係数差の1/
２、1/4、1/8、……を順次求め、これを加算器２
２にて加算し、レジスタ１９にクロツク1にてラ
ツチするようにすれば、特性が切換えられた際
に、切換前の係数から切換後の係数へ対数的な補
間を行うことが出来、係数のなめらかな変化を可
能とすることが出来る（尚、この場合は、レジス
タ１７，２１のクロツクはクロツク1となり、ク
ロツクパレス2は不要となる）。
更に、上記実施例では、切換前の係数に対し、
係数差を分配した所定データを順次加算して補間
を行うようにしたが、切換後の係数から係数差に
基く制御データを減算する（最初は係数差そのも
の、そして最終的には０を減ずる）ようにして、
補間を行うことも可能である。例えば、切換前の
係数をKA、切換後の係数KB、係数差△Ｋとし、
制御データを△Ｋの22（＝４）等分した△Ｋ／４
として、切換後の係数KBから△Ｋを減算した値
（＝KB−△Ｋ＝KA）を最初の補間係数K1とし、
KBから△Ｋ／４の３倍を減算した値（＝KB−
△Ｋ／４×３）を次の補間係数K2とし、KBから△ Ｋ／４の２倍を減算した値（＝KB−△Ｋ／４×２） を次の補間係数K3とし、KBから△Ｋ／４の１倍
を減算した値（＝KB−△Ｋ／４）を次の補間係数K4 としてもよい。
係数差を分配した所定データを順次加算して補間
を行うようにしたが、切換後の係数から係数差に
基く制御データを減算する（最初は係数差そのも
の、そして最終的には０を減ずる）ようにして、
補間を行うことも可能である。例えば、切換前の
係数をKA、切換後の係数KB、係数差△Ｋとし、
制御データを△Ｋの22（＝４）等分した△Ｋ／４
として、切換後の係数KBから△Ｋを減算した値
（＝KB−△Ｋ＝KA）を最初の補間係数K1とし、
KBから△Ｋ／４の３倍を減算した値（＝KB−
△Ｋ／４×３）を次の補間係数K2とし、KBから△ Ｋ／４の２倍を減算した値（＝KB−△Ｋ／４×２） を次の補間係数K3とし、KBから△Ｋ／４の１倍
を減算した値（＝KB−△Ｋ／４）を次の補間係数K4 としてもよい。
加えて、上記実施例に於て、クロツク信号発生
器１６は、デイジタルフイルタ装置の入力信号に
基き、クロツクパルス1，2を生成するようにし
たが、デイジタルフイルタ装置の出力信号に基き
クロツクパルス1，2を生成するようにしても良
く、その他デイジタルフイルタ装置内の信号の周
期と同期してクロツクパルスを生成するものであ
れば良い。また、その構成も、クロツク信号発生
器１６の入力信号に応じた構成であれば良く、例
えば、符号ビツトが反転すれば波形の１周期が終
了するものであれば、符号ビツトのみに基きクロ
ツクパルス1，2を作成すれば良い。また、補間
回路１１〜１５の構成に応じて、クロツクパルス
の出力タイミングを設定することも出来る。
器１６は、デイジタルフイルタ装置の入力信号に
基き、クロツクパルス1，2を生成するようにし
たが、デイジタルフイルタ装置の出力信号に基き
クロツクパルス1，2を生成するようにしても良
く、その他デイジタルフイルタ装置内の信号の周
期と同期してクロツクパルスを生成するものであ
れば良い。また、その構成も、クロツク信号発生
器１６の入力信号に応じた構成であれば良く、例
えば、符号ビツトが反転すれば波形の１周期が終
了するものであれば、符号ビツトのみに基きクロ
ツクパルス1，2を作成すれば良い。また、補間
回路１１〜１５の構成に応じて、クロツクパルス
の出力タイミングを設定することも出来る。
更にまた、上記実施例は２次／２次のIIRデイ
ジタルフイルタにつき説明したが、高次のデイジ
タルフイルタに本発明を適用することは可能であ
り、また、伝達関数の所定係数を他の係数で近似
する等した場合も、同様に本発明を適用出来るこ
とは勿論であり、その他各種特性を有するデイジ
タルフイルタに本発明を適用することが可能であ
る。
ジタルフイルタにつき説明したが、高次のデイジ
タルフイルタに本発明を適用することは可能であ
り、また、伝達関数の所定係数を他の係数で近似
する等した場合も、同様に本発明を適用出来るこ
とは勿論であり、その他各種特性を有するデイジ
タルフイルタに本発明を適用することが可能であ
る。
その他、本発明の要旨を逸脱しない範囲で種々
変形応用可能であることは勿論である。
変形応用可能であることは勿論である。
この発明は、以上詳述した如く、予め伝達関数
の係数を記憶し、この係数の切換により特性を可
変としたデイジタルフイルタ装置において、特性
が切換えられた際に、デイジタルフイルタ装置内
の信号の周期と同期して切換前の係数から切換後
の係数へ補間を行うことにより係数のなめらかな
変化を可能とし、特に、デイジタルフイルタ内の
信号の位相変化もなめらかとなるようにした為、
上記係数を記憶する記憶手段、例えばROMの容
量を少ならしめることが可能であり、デイジタル
フイルタ装置を集積化する上で非常に有効とな
り、また、このデイジタルフイルタ装置を電子楽
器あるいは各種音響機器等に適用した場合には、
特性の切換時も聴覚上なめらかに出力音が変化す
ることにより、切換時の不自然さあるいは不快な
雑音の出力が解消されることになる等、非常に有
効である。
の係数を記憶し、この係数の切換により特性を可
変としたデイジタルフイルタ装置において、特性
が切換えられた際に、デイジタルフイルタ装置内
の信号の周期と同期して切換前の係数から切換後
の係数へ補間を行うことにより係数のなめらかな
変化を可能とし、特に、デイジタルフイルタ内の
信号の位相変化もなめらかとなるようにした為、
上記係数を記憶する記憶手段、例えばROMの容
量を少ならしめることが可能であり、デイジタル
フイルタ装置を集積化する上で非常に有効とな
り、また、このデイジタルフイルタ装置を電子楽
器あるいは各種音響機器等に適用した場合には、
特性の切換時も聴覚上なめらかに出力音が変化す
ることにより、切換時の不自然さあるいは不快な
雑音の出力が解消されることになる等、非常に有
効である。
第１図は従来のデイジタルフイルタ装置の回路
構成を示す図、第２図は本発明の一実施例を示す
デイジタルフイルタ装置の回路構成図、第３図及
び第４図は第２図の要部構成図、第５図及び第６
図は、本実施例の動作を説明する為の図である。 １，２……加算器、３，７……遅延回路、４，
５，８，９，１０……乗算器、６……ROM、１
１〜１５……補間回路、１６……クロツク信号発
生器、１８……減算器、２０……シフト回路、２
２……加算器、２４……アンド回路、２５…４進
カウンタ。
構成を示す図、第２図は本発明の一実施例を示す
デイジタルフイルタ装置の回路構成図、第３図及
び第４図は第２図の要部構成図、第５図及び第６
図は、本実施例の動作を説明する為の図である。 １，２……加算器、３，７……遅延回路、４，
５，８，９，１０……乗算器、６……ROM、１
１〜１５……補間回路、１６……クロツク信号発
生器、１８……減算器、２０……シフト回路、２
２……加算器、２４……アンド回路、２５…４進
カウンタ。
Claims (1)
- 【特許請求の範囲】 １ 伝達関数の係数を予め記憶し、所望のカツト
オフ周波数に応じて上記係数を切換えることによ
り特性を可変としたデイジタルフイルタ装置に於
て、 少なくとも上記係数の切換の際、上記デイジタ
ルフイルタ装置内の信号の周期に同期したクロツ
ク信号を生成するクロツク信号生成手段と、 上記切換前の係数と切換後の係数の差を算出す
る第１の演算論理手段と、 該第１の演算論理手段により算出された係数差
から制御データを算出する第２の演算論理手段
と、 上記クロツク信号発生手段から上記クロツク信
号が出力されるタイミングで、上記第２の演算論
理手段により算出された制御データをもとにし
て、上記切換前の係数に順次加算処理を行なうか
あるいは上記切換後の係数に順次減算処理を行な
うことにより、上記係数の切換の際の過渡的な係
数を順次算出する第３の演算論理手段とを具備し
たことを特徴とするデイジタルフイルタ装置。 ２ 上記第２の演算論理手段はシフト操作するこ
とにより上記係数差を2n（ｎ；自然数）等分した
制御データを生成するシフト手段を備え、上記第
３の演算論理手段において、上記切換前の係数と
上記シフト手段からの上記制御データとを上記ク
ロツク信号が出力されるタイミングで順次加算
し、この加算結果を上記切換の際の過渡的な係数
としたことを特徴とする特許請求の範囲第１項記
載のデイジタルフイルタ装置。 ３ 上記第２の演算論理手段が、上記第１の演算
論理手段の出力を数値「２」で順次除算して上記
制御データを作成し、上記第３の演算論理手段に
於て、上記切換前の係数と上記第２の演算論理手
段からの上記制御データを上記クロツク信号が出
力されるタイミングで順次加算し、この加算結果
を上記切換の際の過渡的な係数としたことを特徴
とする特許請求の範囲第１項記載のデイジタルフ
イルタ装置。 ４ 上記クロツク信号生成手段は、上記デイジタ
ルフイルタ装置に供給される入力信号の周期に同
期したクロツク信号を生成し、上記第３の演算論
理手段に於ける演算タイミングを制御することを
特徴とする特許請求の範囲第１項乃至第３項のい
ずれかに記載のデイジタルフイルタ装置。 ５ 上記クロツク信号生成手段は、上記デイジタ
ルフイルタ装置から出力される出力信号の周期に
同期したクロツク信号を生成し、上記第３の演算
論理手段に於ける演算タイミングを制御すること
を特徴とする特許請求の範囲第１項乃至第３項の
いずれかに記載のデイジタルフイルタ装置。 ６ 上記デイジタルフイルタ装置は上記伝達関数
の係数の個数に対応して、上記第１乃至第３の演
算論理手段を複数組備え、この複数組の第１乃至
第３の演算論理手段は、唯一つの上記クロツク信
号生成手段より生成される上記クロツク信号に基
き共通に制御されることを特徴とする特許請求の
範囲第１項乃至第５項のいずれかに記載のデイジ
タルフイルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7600880A JPS572114A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7600880A JPS572114A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS572114A JPS572114A (en) | 1982-01-07 |
| JPS6337969B2 true JPS6337969B2 (ja) | 1988-07-27 |
Family
ID=13592777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7600880A Granted JPS572114A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS572114A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180319A (ja) * | 1984-02-28 | 1985-09-14 | Sony Corp | デイジタル信号処理装置 |
| JPS62132415A (ja) * | 1985-12-04 | 1987-06-15 | Pioneer Electronic Corp | くし形フイルタ |
| JPH0754432B2 (ja) * | 1986-12-30 | 1995-06-07 | ヤマハ株式会社 | 楽音信号発生装置 |
| JPH01300712A (ja) * | 1988-05-30 | 1989-12-05 | Sony Corp | 周波数特性制御回路 |
| JP2708037B2 (ja) * | 1996-05-20 | 1998-02-04 | ヤマハ株式会社 | 楽音信号発生装置 |
| JP4706189B2 (ja) * | 2004-05-13 | 2011-06-22 | ソニー株式会社 | ディジタルフィルタの係数調整回路 |
-
1980
- 1980-06-05 JP JP7600880A patent/JPS572114A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS572114A (en) | 1982-01-07 |
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