JPH0750389B2 - 液晶パネルの駆動回路 - Google Patents

液晶パネルの駆動回路

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JPH0750389B2
JPH0750389B2 JP63118713A JP11871388A JPH0750389B2 JP H0750389 B2 JPH0750389 B2 JP H0750389B2 JP 63118713 A JP63118713 A JP 63118713A JP 11871388 A JP11871388 A JP 11871388A JP H0750389 B2 JPH0750389 B2 JP H0750389B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はTFT素子を使う、いわゆるアクティブマトリッ
クス液晶パネルの駆動回路に関する。
〔従来の技術〕
TFTを用いた、いわゆるアクティブマトリックス方式の
液晶パネルはポケットTV用のディスプレイとして商品化
が図られた。すなわち、最初は、画面サイズは２インチ
で画素数は横240×縦220程度のビデオ信号入力のディス
プレイであった。このようなディスプレイには、アナロ
グのビデオ信号を直接パネルに供給するアナログ点順次
やアナログ線順次などの駆動方式が採用されていた。第
２図は現在、主に採用されているアナログ線順次方式の
駆動のパネルブロック図である。Ｘドライバー１、Ｙド
ライバー２、アクティブマトリックスパネル３から構成
されている。Ｘドライバーは更にＭ段のシフトレジスタ
４、２段Ｍケのサンプルホールド回路郡５及び６から成
っている。サンプルホルダの各段は各々アナログスイッ
チ７及び10、サンプルホールド用のコンデンサー８及び
11、バッファアンプ９及び12から構成されている。アナ
ログスイッチ７のコントロール端子はシフトレジスタ４
の各段の出力に結ばれ、アナログスイッチ10のコントロ
ール端子は全段とも共通に結ばれラッチクロックLCLと
してとり出されている。アナログスイッチ７の入力端子
は全段共通に結ばれVIDEO信号が入力される。アナログ
スイッチ10の入力端子にはバッファアンプ９の出力が継
がれ、また、バッファアンプ12の出力はアクティブマト
リックスパネル３を縦方向に走るソース線15に継がれ
る。XSP及びXCLはシフトレジスタ４のスタートパルス及
びクロック信号である。
Ｙドライバー２はＮ段のシフトレジスタ13と各段の出力
に継がれたＮケのバッファアンプ14から構成されてい
る。また、各バッファアンプ14の出力はゲート線16に継
がれている。
アクティブマトリックスパネル３は縦方向に走るＭ本の
ソース線15、横方向に走るＮ本のゲート線16、さらに、
各々の線の交点にある画素トランジスタ17、画素電極18
と共通電極19から構成されている。
一本のゲート線16が選択されている期間（１水平走査期
間、以下1Hと略す）にＸドライバーにはXSPが１発入力
され、XCLによりシフトレジスタ４の内を転送される。
この時、シフトレジスタの各段の出力により、VIDEO信
号レベルがサンプルホルダ５にラッチされる。1Hの走査
が終了した時点でラッチパルスLCLを加え、全段を一括
して、サンプルホルダ６にラッチする。次の1H期間中、
この信号によりパネルの書き込みを行なうのである。こ
の時、サンプルホルダ５は次のゲートラインのVIDEO信
号を取り込む。
〔発明が解決しようとする課題〕
しかし、前述の従来技術では、より大容量で、比較的低
ビットの階調表示が要求される用途に使う場合には種々
の問題点が発生する。ここでは、さらに、表示されるデ
ータの処理がデジタル的に行なわれ、最終的にビデオRA
M（RAMはランダムアクセスメモリーの略、以下にVRAMと
略す）に保存されたデジタルのデータで表示を行なう形
式のシステムについての問題点をあげる。
大容量ディスプレイの場合には、画面サイズも５〜６イ
ンチ以上、12〜14インチ程度まで考えられるが、画面が
大型化すると必然的に画素数も増やす必要がある。い
ま、横の画素数Ｍ縦の画素数Ｎのディスプレイをリフレ
ッシュ周波数fRHZで表示する時の１水平走査期間（以下
に1H期間と呼ぶ）T1Hは次の式で表わされる。
T1H＝1/（Ｎ×fR） 〔sec〕 従って、すべてのＸドライバーをカスケードに継いで単
相のクロックでデータをサンプリングする時のクロック
周波数fCL fCL＝M/T1H ＝Ｍ×Ｎ×fR 〔Hz〕 となる。例えば、Ｍ＝1000、Ｎ＝1000、リフレッシュ周
波数fR＝100〔Hz〕とすると、fCL＝100〔MHz〕となる。
ところが、このように高速で動作するドライバーICを実
現することは非常に難しい。そこで、考えられるのがＸ
ドライバーをカスケード接続にせず、いくつかに分け、
データを並列に入力する方式である。このように、Ｘド
ライバーをｋ個に分け、各々を並列にデータをサンプリ
ングさせれば、Ｘドライバーのサンプリング周波数fCL/
kとなり、高速化の要求は低減される。
第３図は、上記の並列入力方式を採用し、Ｘドライバー
に２個のアナログ線順次ドライバーを使い、表示データ
をデジタルで入力する方式のディスプレイシステムのブ
ロック図である。アクティブパネル３のＸドライバーと
して２つのアナログ線順次ドライバー１が接続され、各
ドライバーのビデオ入力端子には、VRAM1、２からのデ
ジタルのデータをアナログのビデオ信号VIDEOL及びVIDE
ORに変換するためのD/A変換器20がついている。当然、
アナログドライバーには他の必要なクロック等は入力さ
れるが、ここでは議論には関係ないので省く。また、パ
ネルにはＹドライバー２が接続されている。このような
構成を採用した場合でも、D/A変換器の動作スピードは
拘束が要求される。また、２つのD/A変換器のアナログ
出力の間のオフセット電圧が発生するとパネルの右半分
と左半分のコントラストが異なり境界の部分に縦線が生
ずることが考えられる。又、Ｋビットのデジタル入力端
子を持ち、2Kレベルの外部電源から、データに対応する
前記外部電源のうちの一つを選択する場合は、ソース線
の数をＭ本とすると、駆動回路内のアナログスイッチの
数は、Ｍ×2K個と大きな数になり、チップサイズ、コス
トの面から実現が難しい。
そこで本発明は、このような問題点が解決するものでそ
の目的とするところは、大容量のデジタル情報を表示す
るディスプレイにおいて、デジタル信号を入力し、アナ
ログの階調表示を行う、最適な駆動回路を提供すること
にある。
〔課題を解決するための手段〕
本発明の液晶パネルの駆動回路は、 Ｍ本のソース線と、Ｎ本のゲート線を設け、（Ｍ、Ｎは
正の整数）各交点に１つの薄膜トランジスタ（以下にTF
Tと略す）画素電極を形成したいわゆるアクティブマト
リックス方式の液晶パネルの駆動回路において、Ｋビッ
トデジタルのデータ入力、１水平走査期間に液晶オフレ
ベルからオンレベルまでＬ回（Ｌは１以上）変化するビ
デオ電圧、前記ソース線への該ビデオ電圧の引加、切離
しを行うアナログスイッチ、前記Ｋビットのデジタル信
号に従い、前記アナログスイッチのオンオフを制御する
回路群を特徴とする。
〔実 施 例〕
第１図（ａ）は本発明の実施例の液晶パネルの駆動回路
のＸドライバーのブロック図である。第１図（ｂ）は同
じく実施例のＸドライバーの出力信号のタイミング図で
ある。第１図（ｃ）は同じく実施例のＸドライバーの入
力信号及び主要内部信号のタイミング図である。
第１図（ａ）は、シフトレジスタ21、Ｋビット（ここで
はＫ＝４）並列のラッチＡ回路22、一括してラッチする
ラッチＢ回路23、４ビットの２進カウンター24、コンパ
レーター25、Ｄフリップフロップ26、レベルシフター2
7、アナログスイッチ28、から構成されている。32はク
ロック信号（XCL）、31はスタートパルス（XSP）であ
り、それぞれ前記シフトレジスタ21へのシフトクロック
入力信号、シフトデータ入力信号である。前記ラッチＡ
回路22及びラッチＢ回路23の各段の内部にはハーフラッ
チ29及び30がそれぞれ４ケづつ図のように接続されてい
る。従って、ラッチＡ回路22の各段は、該当するシフト
レジスタ21の段の出力Qn（ｎは１以上Ｍ以下の整数）に
同期して４ビットのデータ入力信号33（PD1〜PD4）を取
り込む。このようにしてラッチされたデータは一括して
ラッチクロック信号34（LCL）で前記ラッチＢ回路23に
取り込まれる。前記４ビットの２進カウンター24は、ラ
ッチクロック信号34によりリセットされ階調用基本信号
35（F16）を計数する。コンパレーター25は、前記4XM段
のラッチＢ回路の出力と、２進カウンター24の出力を比
較し、該出力が一致した時、比較器出力38（Ｙ）を出力
する。Ｄフリップフロップ26は前記階調用基本信号35の
立上りに同期して比較器出力38を取り込みラッチクロッ
ク信号34によりセットされ、ストップ信号36（STOP）に
よりリセットされる。レベルシフター27は、Ｄフリップ
フロップ26の出力を、アナログスイッチ28の駆動電圧ま
で持ち上げる。アナログスイッチ28は、１水平走査期間
（1H）の中で液晶オフレベルからオンレベルまでＬ回
（ここではＬ＝１）変化するビデオ電圧37（VIDEO）を
前記ソース線15へ引加、或いは切り離しを行う。出力信
号のタイミング図第１図（ｂ）において、VIDEOはビデ
オ電圧37であり、本実施例では１水平走査期間1Hの間に
液晶のオフレベルVOFFからオンレベルVONまで連続的に
１回変化する。F16は階調用基本信号35である。LCLはラ
ッチクロック信号34である。Ｙは比較器出力38である。
STOPはストップ信号36である。VP1Xe1は実際に前記画素
電極18に引加される電圧である。図において、TOFFは前
記アナログスイッチ28の出力と、前記ソース線15が切り
離されるタイミングであり、その後アナログスイッチ28
がオンするまでｔの間はソース線15の容量により、電圧
が保持される。本実施例の入力信号及び主要内部信号の
タイミング図第１図（ｃ）において、XCLはクロック信
号32である。XSPはスタートパルス31である。Q1、Q2、Q
3、…QMはそれぞれ前記シフトレジスタ21の１段目、２
段目、３段目…Ｍ段目の出力信号である。シフトレジス
タ21はXCLの立上りに同期してXSPをシフトする。PD1〜
４は４ビットのデータ入力信号33である。図中のｉ及び
ｊはｉ行ｊ列目のデータを意味する。前記ラッチＡ回路
22はQn（１≦ｎ≦Ｍ）の立上りでPD1〜４を取り込み、Q
Anを出力する。QAnはラッチＡ回路22のｎ段目の出力を
意味する。LCLはラッチクロック信号34である。ラッチ
Ｂ回路23はLCLの立上りでQAnを取り込みQBNを出力す
る。QBNはラッチＢ回路23のｎ段目の出力である。
第４図（ａ）は本発明の液晶パネルの駆動回路の他の実
施例１のブロック図である。第４図（ａ）は第１図
（ａ）の出力部アナログスイッチ群28を、１出力あた
り、放電用スイッチSWD41及び充電用スイッチSWV42の２
つで構成したものである。図において、▲▼43は
放電信号である。VDIS44は放電用電源である。本実施例
においては、１水平走査期間の初めのソース線15の電位
の放電をビデオ電圧VIDEO37よりも更に低インピーダン
スな電源VDISにより行うことにより、放電のスピードを
速め、第１図（ｂ）の信号電圧を書込む時間ｔを長くす
ることができ、画素電極18への信号の書込み率を高くす
ることができる。
第４図（ｂ）は第４図（ａ）の出力部駆動信号のタイミ
ング図である。図において１水平走査期間の初めの▲
▼の入力により、全出力はVDIS44を選択し、ソース
線15の電位は液晶オフレベルVOFFになる。
本実施例の場合、画素電極への信号書込み時間を長くと
れるので、１水平走査期間の短かい大型の液晶パネルで
の効果が大きい。
第５図（ａ）は他の実施例２のブロック図である。第５
図（ａ）は第４図（ａ）の他の実施例１のブロック図の
出力段に次の水平走査期間までの信号保持用初段サンプ
ルホルダー51、次段アナログスイッチ52、次段サンプル
ホルダー53、出力電流増幅用アナログバッファ54、を付
加したものである。この構成の場合、１水平走査期間の
最初から、データに対応する信号電圧をソース線に印加
するため、画素電極18への信号の書込み率を更に高くす
ることができ、より良好な表示を得ることができる。第
５図（ｂ）は第５図（ａ）の出力部駆動信号のタイミン
グ図である。アナログスイッチON−OFFは、放電用スイ
ッチSWD及び充電用スイッチSWVのON−OFF状態を示し、S
WD ONでは、VDISをSWV ONではVIDEOを選択する。OFF
では、両方のアナログスイッチSWD及びSWV共にOFFであ
り、出力はHighインピーダンス状態になる。
Ｖ−S.H1は、初段サンプルホルダー51の電圧であり、入
力データにより図のように変化する。OLP55は出力部ラ
ッチ信号があり、OLPがHighのときにアナログスイッチ5
2がONし、そこでサンプルした信号電圧を次水平走査期
間まで、次段サンプルホルダー53の容量により保持し、
前記信号電圧を、アナログバッファ54により電流増幅し
て、ソース線15に印加する。液晶パネルの画素数が多く
なり、第１図（ａ）、及び第４図（ａ）の方式では画素
に信号書込みができなくなった場合、サンプルホルダ
ー、及びアナログバッファを付加した、第５図（ａ）の
構成が必要となる。
〔発明の効果〕
以上述べた様に、本発明はアクティブマトリックス方式
の液晶パネルの駆動回路において、Ｘドライバー回路
を、ビデオ電圧を１水平走査期間の間に、液晶オフレベ
ルからオンレベルまでＬ回連続的に変化させ、１水平走
査期間の始まりでアナログスイッチをオンし、入力され
たデジタル信号に対応する電圧までソース線を充電した
後アナログスイッチをオフし、以後をソース線の容量で
電圧を保持する方式とすることにより、入力をデジタル
信号出力をアナログ信号とすることが可能となり、各種
のデジタル信号処理システムとのインターフェースが容
易になる。また、アナログ線順次ＸドライバーとD/A変
換器を組み合せた方式のように、高速D/A変換の必要性
及び、オフセット電圧の調整の必要もなくなる。さら
に、ソース線１本につき、必要なアナログスイッチの数
は１つとでき、Ｘドライバーのチップサイズも小さくで
き、コストも低く押えることが可能である。
最終的には、階調表示可能な大容量のディスプレイ、各
種計器類のディスプレイとして、非常に大きな応用が見
込めるものである。
【図面の簡単な説明】
第１図（ａ）・・・本発明の液晶パネルの駆動回路のＸ
ドライバーのブロック図 21……シフトレジスタ 22……ラッチＡ回路 23……ラッチＢ回路 24……２進カウンタ 25……コンパレータ 26……Ｄフリップフロップ 27……レベルシフタ 28……アナログスイッチ 29,30……ハーフラッチ 31……スタートパルス〔XSP〕 32……クロック信号〔XCL〕 33……データ入力信号〔PD1〜PD4〕 34……ラッチクロック信号〔LCL〕 35……階調用基本信号〔F16〕 36……ストップ信号〔STOP〕 37……ビデオ電圧〔VIDEO〕 第１図（ｂ）・・・本発明の液晶パネルの駆動回路のＸ
ドライバーの出力信号のタイミング図 第１図（ｃ）・・・本発明の液晶パネルの駆動回路のＸ
ドライバーの入力信号及び内部信号のタイミング図 第２図・・・・・・アナログ線順次駆動回路のブロック
図 １……Ｘドライバー ２……Ｙドライバー ３……アクティブマトリックスパネル ４……シフトレジスタ ５、６……サンプルホルダ ７、10……アナログスイッチ ８、11……コンデンサ ９、12……バッファアンプ 13……シフトレジスタ 14……バッファアンプ 15……ソース線 16……ゲート線 17……画素トランジスタ 18…… 〃電極 19……共通電極 第３図・・・・・・アナログ線順次駆動回路とD/A変換
器を組合せた液晶駆動システムの１例のブロック図。 20……D/A変換器 第４図（ａ）・・・他の実施例１のブロック図 41……放電用スイッチ（SWD） 42……充電用スイッチ（SWV） 43……放電信号〔▲▼〕 44……放電用電源〔VDIS〕 第４図（ｂ）・・・他の実施例１の出力部駆動信号のタ
イミング図 第５図（ａ）・・・他の実施例２のブロック図 51……初段サンプルホルダー 52……次段アナログスイッチ 53……次段サンプルホルダー 54……電流増幅用アナログバッファ 55……出力部ラッチ信号〔OLP〕 第５図（ｂ）・・・他の実施例２の出力部駆動信号のタ
イミング図

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】Ｍ本のソース線と、Ｎ本のゲート線を設
    け、（Ｍ、Ｎは正の整数）各交点に１つの薄膜トランジ
    スタ（以下にTFTと略す）画素電極を形成した、いわゆ
    るアクティブマトリック方式の液晶パネルの駆動回路に
    おいて、Ｋビットデジタルのデータ入力、１水平走査期
    間に液晶オフレベルからオンレベルまでＬ回（Ｌは１以
    上）変化するビデオ電圧、前記ソース線への該ビデオ電
    圧の引加、切離Ｌを行うアナログスイッチ、前記Ｋビッ
    トのデジタル信号に従い、前記アナログスイッチのオン
    オフを制御する回路群を特徴とする液晶パネルの駆動回
    路。
JP63118713A 1987-06-04 1988-05-16 液晶パネルの駆動回路 Expired - Lifetime JPH0750389B2 (ja)

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DE8888108828T DE3876316T2 (de) 1987-06-04 1988-06-01 Ansteuerschaltung fuer eine fluessigkristallanzeige.
EP88108828A EP0298255B1 (en) 1987-06-04 1988-06-01 Circuit for driving a liquid crystal display panel
US07/440,418 US5017914A (en) 1987-06-04 1989-11-20 Circuit for driving a liquid crystal display panel
US07/500,445 US5157386A (en) 1987-06-04 1990-03-28 Circuit for driving a liquid crystal display panel
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