JPH0750454B2 - チヤネル装置 - Google Patents
チヤネル装置Info
- Publication number
- JPH0750454B2 JPH0750454B2 JP61169721A JP16972186A JPH0750454B2 JP H0750454 B2 JPH0750454 B2 JP H0750454B2 JP 61169721 A JP61169721 A JP 61169721A JP 16972186 A JP16972186 A JP 16972186A JP H0750454 B2 JPH0750454 B2 JP H0750454B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- data transfer
- overrun
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチャネル装置に係り、特にデータストリーミン
グ方式でデータ転送をする場合のデータオーバーラン発
生時の処理に適したチャネル装置に関する。
グ方式でデータ転送をする場合のデータオーバーラン発
生時の処理に適したチャネル装置に関する。
データストリーミング方式のデータ転送では、入出力制
御装置はチャネル装置からの応答を待たずに次々データ
転送要求を出すため、高いスループットが得られる一
方、データオーバラン発生の可能性も高くなる。
御装置はチャネル装置からの応答を待たずに次々データ
転送要求を出すため、高いスループットが得られる一
方、データオーバラン発生の可能性も高くなる。
従来、入出力制御装置では、データストリーミング方式
のデータ転送の場合、チャネル装置へ送るデータ転送要
求のタグ信号（INTAG）とチャネル装置より応答される
タグ信号（OUTTAG）の個数を比較することによりデータ
オーバーランを検出する。データ転送中にデータオーバ
ーランを検出すると、入出力制御装置は、データ転送終
了後のデバイスステータスバイトのユニットチェックビ
ットを“1"としてデータ転送の異常終了をチャネル装置
に報告する。この場合ハードウェアによるデータ転送の
リトライが試みられる。
のデータ転送の場合、チャネル装置へ送るデータ転送要
求のタグ信号（INTAG）とチャネル装置より応答される
タグ信号（OUTTAG）の個数を比較することによりデータ
オーバーランを検出する。データ転送中にデータオーバ
ーランを検出すると、入出力制御装置は、データ転送終
了後のデバイスステータスバイトのユニットチェックビ
ットを“1"としてデータ転送の異常終了をチャネル装置
に報告する。この場合ハードウェアによるデータ転送の
リトライが試みられる。
一方、チャネル装置は、全てのデータ転送終了後、チャ
ネルの状態をチャネルステータスバイトとしてプログラ
ムへ報告する。チャネルステータスバイトには、IOイン
ターフェイス上の異常発生を示すインターフェイスコン
トロールチェックビットが含まれる。入出力制御装置よ
り報告されるデバイスステータスバイトのユニットチェ
ックビットの値が“1"の場合、チャネル装置は、該イン
ターフェイスコントロールチェックビットを“1"として
プログラムに報告する。この場合、プログラムによる当
該IO命令のリトライが試みられる。
ネルの状態をチャネルステータスバイトとしてプログラ
ムへ報告する。チャネルステータスバイトには、IOイン
ターフェイス上の異常発生を示すインターフェイスコン
トロールチェックビットが含まれる。入出力制御装置よ
り報告されるデバイスステータスバイトのユニットチェ
ックビットの値が“1"の場合、チャネル装置は、該イン
ターフェイスコントロールチェックビットを“1"として
プログラムに報告する。この場合、プログラムによる当
該IO命令のリトライが試みられる。
なお、例えば特開昭59-165121号公報には、データオー
バーランをチャネル装置自身で検出することが示されて
いるが、データオーバーランに伴いデータ転送が異常終
了したことの検出と、プログラムへの報告は入出力制御
装置にまかせられており、データオーバーランが発生し
たにもかゝわらず、入出力制御装置がデータオーバーラ
ンを未検出してしまった場合についての配慮はなされて
いない。なお、データオーバーランが発生したにもかゝ
かわらず、入出力制御装置がデータオーバーランを検出
しない場合としては次のような場合が考えられる。入
出力制御装置のオーバーラン検出回路が故障し正常に動
作しなかった場合。入出力制御装置のオーバーラン検
出回路の構成上、原理的に検出できない場合。これは、
有限のビット数のカウンタでINTAGの数とOUTTAGの数を
計数しているために生じる。例えば、４ビットのカウン
タで計数しているとINTAGの数とOUTTAGの数の差がちょ
うど16の整数倍であると一致してしまい検出できない。
ノイズに起因する場合。これは、チャネル装置がオー
バーランしてOUTTAGを１バイト分少なく応答したにもか
かわらず、IOインタフェース上あるいはIO制御装置内部
にノイズがあり、IO制御装置がこのノイズを受け取って
１バイト分余計にOUTTAGをカウントしてしまい結果的に
INTAGの数とOUTTAGの数が一致してしまい、オーバーラ
ンとして検出されない場合である。
バーランをチャネル装置自身で検出することが示されて
いるが、データオーバーランに伴いデータ転送が異常終
了したことの検出と、プログラムへの報告は入出力制御
装置にまかせられており、データオーバーランが発生し
たにもかゝわらず、入出力制御装置がデータオーバーラ
ンを未検出してしまった場合についての配慮はなされて
いない。なお、データオーバーランが発生したにもかゝ
かわらず、入出力制御装置がデータオーバーランを検出
しない場合としては次のような場合が考えられる。入
出力制御装置のオーバーラン検出回路が故障し正常に動
作しなかった場合。入出力制御装置のオーバーラン検
出回路の構成上、原理的に検出できない場合。これは、
有限のビット数のカウンタでINTAGの数とOUTTAGの数を
計数しているために生じる。例えば、４ビットのカウン
タで計数しているとINTAGの数とOUTTAGの数の差がちょ
うど16の整数倍であると一致してしまい検出できない。
ノイズに起因する場合。これは、チャネル装置がオー
バーランしてOUTTAGを１バイト分少なく応答したにもか
かわらず、IOインタフェース上あるいはIO制御装置内部
にノイズがあり、IO制御装置がこのノイズを受け取って
１バイト分余計にOUTTAGをカウントしてしまい結果的に
INTAGの数とOUTTAGの数が一致してしまい、オーバーラ
ンとして検出されない場合である。
従来技術においては、データストリーミング方式により
チャネル装置と入出力制御装置間でデータ転送を実施す
る場合、データ転送が正常終了したか否かの報告は入出
力制御装置側にまかされていた。この場合、IOインター
フェイスケーブルあるいは入出力制御装置の異常によ
り、データオーバーランが発生したにもかゝわらず、入
出力制御装置がそれを未検出してしまうと、デバイスス
テータスバイトのユニットチェックビットは“0"のまゝ
であることにより、チャネル装置はチャネルステータス
バイトのインターフェイスコントロールチェックビット
を“0"（正常）としてプログラムに報告するため、メモ
リのデータが破壊される可能性が出てくる。
チャネル装置と入出力制御装置間でデータ転送を実施す
る場合、データ転送が正常終了したか否かの報告は入出
力制御装置側にまかされていた。この場合、IOインター
フェイスケーブルあるいは入出力制御装置の異常によ
り、データオーバーランが発生したにもかゝわらず、入
出力制御装置がそれを未検出してしまうと、デバイスス
テータスバイトのユニットチェックビットは“0"のまゝ
であることにより、チャネル装置はチャネルステータス
バイトのインターフェイスコントロールチェックビット
を“0"（正常）としてプログラムに報告するため、メモ
リのデータが破壊される可能性が出てくる。
本発明の目的は、データオーバーラン発生時、入出力制
御装置がデータオーバーランを未検出してしまったとし
ても、誤ったデータをメモリに入力してしまう。あるい
は誤ったデータを外部出力装置に出力してしまうとい
う、いわゆるデータ破壊の現象を防止できる信頼性の高
いチャネル装置を提供することにある。
御装置がデータオーバーランを未検出してしまったとし
ても、誤ったデータをメモリに入力してしまう。あるい
は誤ったデータを外部出力装置に出力してしまうとい
う、いわゆるデータ破壊の現象を防止できる信頼性の高
いチャネル装置を提供することにある。
上記目的は、チャネル装置に、データオーバーランを検
出し記憶する手段と、入出力制御装置より報告されるデ
バイスステータスバイトにユニットチェックビットが付
いているか否かを検出する手段と、データ転送終了後、
前記オーバーランを記憶する手段が“1"であって、入出
力制御装置より報告されるデバイスステータスバイトの
ユニットチェックビットの値が“0"である場合、チャネ
ルステータスバイトのインターフェイスコントロールチ
ェックビットを“1"とする手段を設けることにより達成
される。
出し記憶する手段と、入出力制御装置より報告されるデ
バイスステータスバイトにユニットチェックビットが付
いているか否かを検出する手段と、データ転送終了後、
前記オーバーランを記憶する手段が“1"であって、入出
力制御装置より報告されるデバイスステータスバイトの
ユニットチェックビットの値が“0"である場合、チャネ
ルステータスバイトのインターフェイスコントロールチ
ェックビットを“1"とする手段を設けることにより達成
される。
チャネル装置は、データストリーミング方式でデータ転
送中にデータオーバーランが発生したことを検出した場
合、それを示す例えばフリップフロップを“1"としてお
く。データ転送終了後、入出力制御装置から報告される
デバイスステータスバイトのユニットチェックビットを
検査して、該ビットが“0"（正常）であっても、上記フ
リップフロップが“1"であると、チャネルステータスバ
イトのインターフェイスコントロールチェックビットを
“1"（異常）にセットしてプログラムに報告する。これ
により、IOインターフェイスケーブルあるいは入出力制
御装置の異常によるメモリのデータ破壊を未然に防止す
ることができる、なお、ここでいうIOインタフェースケ
ーブルや入出力制御装置の異常とは、オーバーランの検
出回路あるいは報告回路などの部分的異常や偶発的異常
を想定している。一般に入出力制御装置は、部分的異常
や偶発的異常があってもデバイスステータスバイトをチ
ャネル装置へ報告することは可能である。
送中にデータオーバーランが発生したことを検出した場
合、それを示す例えばフリップフロップを“1"としてお
く。データ転送終了後、入出力制御装置から報告される
デバイスステータスバイトのユニットチェックビットを
検査して、該ビットが“0"（正常）であっても、上記フ
リップフロップが“1"であると、チャネルステータスバ
イトのインターフェイスコントロールチェックビットを
“1"（異常）にセットしてプログラムに報告する。これ
により、IOインターフェイスケーブルあるいは入出力制
御装置の異常によるメモリのデータ破壊を未然に防止す
ることができる、なお、ここでいうIOインタフェースケ
ーブルや入出力制御装置の異常とは、オーバーランの検
出回路あるいは報告回路などの部分的異常や偶発的異常
を想定している。一般に入出力制御装置は、部分的異常
や偶発的異常があってもデバイスステータスバイトをチ
ャネル装置へ報告することは可能である。
なお、メモリのデータ破壊の現象は、データ処理システ
ム内のどの装置に異常が発生しようとも絶対に避けなけ
ればならないのは明白である。
ム内のどの装置に異常が発生しようとも絶対に避けなけ
ればならないのは明白である。
以下、本発明の一実施例について図面を用いて説明す
る。
る。
第１図は本発明の一実施例のブロック図であり、メモリ
装置と、チャネル装置と入出力制御装置の関係を示して
いる。チャネル装置２と入出力制御装置３は、１バイト
幅のデータバイスBUSI0-8及びBUSO0-8によってデータの
転送を行う。データ転送の制御は、入出力制御装置３よ
りのデータ要求のINTAG（SRVI又はDATI）と、該INTAGに
対するチャネル装置２よりの応答のOUTTAG（SRVO又はDA
TO）とにより行われる。チャネル装置２はデータバッフ
ァ制御回路10、タグ制御回路20、異常報告ビット（イン
ターフェイスコントロールチェックビット）セット回路
30、及び異常報告ビットラッチ40を具備している。
装置と、チャネル装置と入出力制御装置の関係を示して
いる。チャネル装置２と入出力制御装置３は、１バイト
幅のデータバイスBUSI0-8及びBUSO0-8によってデータの
転送を行う。データ転送の制御は、入出力制御装置３よ
りのデータ要求のINTAG（SRVI又はDATI）と、該INTAGに
対するチャネル装置２よりの応答のOUTTAG（SRVO又はDA
TO）とにより行われる。チャネル装置２はデータバッフ
ァ制御回路10、タグ制御回路20、異常報告ビット（イン
ターフェイスコントロールチェックビット）セット回路
30、及び異常報告ビットラッチ40を具備している。
第２図は第１図中のタグ制御回路20の構成の一部を示し
た図であり、SRVI信号に応答してSRVO信号を出力する回
路である。チャネル装置２に受け取られたSRVI信号は同
期化回路21、ステージ回路22を経てSRVO送出回路23へ送
られる。一方、オーバーラン検出回路24は、データ要求
のSRVI信号、ステージ回路22の出力でありSRVI信号の立
上り微分信号であるSRVIUP信号、データバッファ制御回
路10の出力でありデータバッファが使用可能であること
を示すDATRDY信号及びデータストリーミング方式でデー
タ転送中であることを示すDSM信号を入力とし、該チャ
ネル装置２の処理能力を超えてデータ転送要求があった
場合はOVRUN信号を、そうでない場合はDRDY信号を出力
する。SRVO送出回路23は、ステージ回路22の出力である
STSRVO信号、オーバーラン検出回路24の出力であるDRDY
信号及びデータ転送の中止を示すSTOP信号を入力とし、
SRVIの応答としてSRVO信号を出力する。
た図であり、SRVI信号に応答してSRVO信号を出力する回
路である。チャネル装置２に受け取られたSRVI信号は同
期化回路21、ステージ回路22を経てSRVO送出回路23へ送
られる。一方、オーバーラン検出回路24は、データ要求
のSRVI信号、ステージ回路22の出力でありSRVI信号の立
上り微分信号であるSRVIUP信号、データバッファ制御回
路10の出力でありデータバッファが使用可能であること
を示すDATRDY信号及びデータストリーミング方式でデー
タ転送中であることを示すDSM信号を入力とし、該チャ
ネル装置２の処理能力を超えてデータ転送要求があった
場合はOVRUN信号を、そうでない場合はDRDY信号を出力
する。SRVO送出回路23は、ステージ回路22の出力である
STSRVO信号、オーバーラン検出回路24の出力であるDRDY
信号及びデータ転送の中止を示すSTOP信号を入力とし、
SRVIの応答としてSRVO信号を出力する。
第３図は、第１図中の異常報告ビットセット回路30を取
り出して説明するための図である。この異常報告ビット
セット回路30は、データバッファ制御回路10の出力信号
BUSI7（デバイスステータスバイトのユニットチェック
ビット）、オーバーラン検出回路24の出力OVRUN、入出
力制御装置３よりBUSI0-8上にデバイススステータスバ
イトが乗せられていることを示すタグ信号STAIN、装置
の間で現在データ転送中あるいはデータ転送が終了した
後であることを示す信号BURSTを入力とし、異常報告ビ
ットラッチ40をセットする回路である。ラッチ40の出力
はプログラムへの異常報告信号であるインターフェイス
コントロールチェック（ICC）ビットとなる。
り出して説明するための図である。この異常報告ビット
セット回路30は、データバッファ制御回路10の出力信号
BUSI7（デバイスステータスバイトのユニットチェック
ビット）、オーバーラン検出回路24の出力OVRUN、入出
力制御装置３よりBUSI0-8上にデバイススステータスバ
イトが乗せられていることを示すタグ信号STAIN、装置
の間で現在データ転送中あるいはデータ転送が終了した
後であることを示す信号BURSTを入力とし、異常報告ビ
ットラッチ40をセットする回路である。ラッチ40の出力
はプログラムへの異常報告信号であるインターフェイス
コントロールチェック（ICC）ビットとなる。
以下、本発明に係わるSRVO送出回路23、オーバーラン検
出回路24及び異常報告ビットセット回路30の動作につい
て詳述する。
出回路24及び異常報告ビットセット回路30の動作につい
て詳述する。
第４図はSRVO送出回路23とオーバーラン検出回路24中
の、入出力制御装置３より該チャネル装置３の処理能力
を超えてデータ要求のSRVI信号があった場合に、該SRVI
信号に対するSRVO信号を無応答とし、同時にオーバーラ
ンフリップフロップ107をセットして記憶する構成例を
示す。第４図において、100と104と105はANDゲート付き
クロックドライバ、108と109はインバータである。
の、入出力制御装置３より該チャネル装置３の処理能力
を超えてデータ要求のSRVI信号があった場合に、該SRVI
信号に対するSRVO信号を無応答とし、同時にオーバーラ
ンフリップフロップ107をセットして記憶する構成例を
示す。第４図において、100と104と105はANDゲート付き
クロックドライバ、108と109はインバータである。
入出力制御装置３よりのSRVI信号はレシーバ111で受信
される。このSRVI信号が立ち上がった時点でデータバッ
ファ（図示せず）にデータが用意されていないとDATRDY
信号は“0"であり、フリップフロップ101が“0"にリセ
ットされ、DRDY信号は“0"となる。すると、ANDゲート1
02の出力はSTOP信号の値と無関係に“0"となり、フリッ
プフロップ106は“0"にセットされ、ドライバ110の出力
SRVOは“0"となり無応答となる。同時にデータストリー
ミング方式の転送の場合、信号DSMは“1"であるため、
インバータ108を介してANDゲート103のAND条件が成立
し、SRVI信号の立上り微分信号SRVIUPとクロックによ
り、オーバーランを記憶するフリップフロップ107は
“1"にセットされ、OVRUN信号は“1"となる。
される。このSRVI信号が立ち上がった時点でデータバッ
ファ（図示せず）にデータが用意されていないとDATRDY
信号は“0"であり、フリップフロップ101が“0"にリセ
ットされ、DRDY信号は“0"となる。すると、ANDゲート1
02の出力はSTOP信号の値と無関係に“0"となり、フリッ
プフロップ106は“0"にセットされ、ドライバ110の出力
SRVOは“0"となり無応答となる。同時にデータストリー
ミング方式の転送の場合、信号DSMは“1"であるため、
インバータ108を介してANDゲート103のAND条件が成立
し、SRVI信号の立上り微分信号SRVIUPとクロックによ
り、オーバーランを記憶するフリップフロップ107は
“1"にセットされ、OVRUN信号は“1"となる。
第５図は異常報告ビットセット回路30の詳細図であり、
前記オーバーランフリップフロップ107が“1"の場合
に、デバイスステータスバイトのユニットチェックビッ
トが“0"でもチャネルステータスバイトのインターフェ
イスコントロールチェックビット（ICC:異常報告ビッ
ト）を“1"にする構成例を示す。第５図において、200
と205はANDゲート付きクロックドライバである。
前記オーバーランフリップフロップ107が“1"の場合
に、デバイスステータスバイトのユニットチェックビッ
トが“0"でもチャネルステータスバイトのインターフェ
イスコントロールチェックビット（ICC:異常報告ビッ
ト）を“1"にする構成例を示す。第５図において、200
と205はANDゲート付きクロックドライバである。
入出力制御装置３より報告されたデバイスステータスバ
イト中のユニットチェックビットBIN7はフリップフロッ
プ201にセットされる。データ転送終了時、該ステータ
スを受け取った場合、BURST信号は“1"、STAIN信号は
“1"であるから、ANDゲート202のAND条件が成立する。
その時、フリップフロップ201が“0"であっても、。OVR
UN信号が“1"であれば、ANDゲート203のAND条件が成立
し、ORゲート204、ドライバ205を介して異常報告ビット
ラッチ40がセットされ、ドライバ207によりチャネルス
テータスバイトのICCビットが“1"となる。
イト中のユニットチェックビットBIN7はフリップフロッ
プ201にセットされる。データ転送終了時、該ステータ
スを受け取った場合、BURST信号は“1"、STAIN信号は
“1"であるから、ANDゲート202のAND条件が成立する。
その時、フリップフロップ201が“0"であっても、。OVR
UN信号が“1"であれば、ANDゲート203のAND条件が成立
し、ORゲート204、ドライバ205を介して異常報告ビット
ラッチ40がセットされ、ドライバ207によりチャネルス
テータスバイトのICCビットが“1"となる。
本発明によれば、データストリーミング方式でのデータ
転送中のデータオーバーランが発生した場合、IOインタ
ーフェイスケーブルあるいは入出力制御装置の異常によ
り、ユニットチェックのデバイスステータスバイトがチ
ャネル装置に報告されなかったとしても、チュネル装置
からプログラムに対してデータ転送異常終了が報告され
るため、メモリのデータ破壊を未然に防止でき、信頼性
が向上する効果がある。
転送中のデータオーバーランが発生した場合、IOインタ
ーフェイスケーブルあるいは入出力制御装置の異常によ
り、ユニットチェックのデバイスステータスバイトがチ
ャネル装置に報告されなかったとしても、チュネル装置
からプログラムに対してデータ転送異常終了が報告され
るため、メモリのデータ破壊を未然に防止でき、信頼性
が向上する効果がある。
第１図は本発明の一実施例の全体ブロック図、第２図は
第１図における本チャネル装置のタグ制御回路の構成例
を示す図、第３図は同じくチャネル装置の異常報告ビッ
トセット回路の入出力関係を示す図、第４図は第２図に
おけるSRVO送出回路及びオーバーラン検出回路の具体的
構成例を示す図、第５図は第３図における異常ビットセ
ット回路の具体的構成例を示す図である。 １……メモリ装置、２……チャネル装置、３……入出力
制御装置、10……データバッファ制御回路、20……タグ
制御回路、30……異常報告ビットセット回路、40……異
常報告ビットラッチ。
第１図における本チャネル装置のタグ制御回路の構成例
を示す図、第３図は同じくチャネル装置の異常報告ビッ
トセット回路の入出力関係を示す図、第４図は第２図に
おけるSRVO送出回路及びオーバーラン検出回路の具体的
構成例を示す図、第５図は第３図における異常ビットセ
ット回路の具体的構成例を示す図である。 １……メモリ装置、２……チャネル装置、３……入出力
制御装置、10……データバッファ制御回路、20……タグ
制御回路、30……異常報告ビットセット回路、40……異
常報告ビットラッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 忠氏 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭59−165121（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入出力制御装置とデータストリーミング方
式でデータ転送を行うチャネル装置において、データ転
送のオーバーランを検出し記憶する手段と、入出力制御
装置より報告されるデバイスステータスバイトのユニッ
トチェックビットがデータ転送の異常終了を示している
か否かを検出する手段と、データ転送終了時、前記デバ
イスステータスバイトのユニットチェックビットがデー
タ転送の異常終了を示していない場合でも、前記データ
転送のオーバーランが記憶されていると、プログラムに
報告するチャネルステータスバイトの異常報告ビットを
セット状態とする手段を有することを特徴とするチャネ
ル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169721A JPH0750454B2 (ja) | 1986-07-21 | 1986-07-21 | チヤネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169721A JPH0750454B2 (ja) | 1986-07-21 | 1986-07-21 | チヤネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326750A JPS6326750A (ja) | 1988-02-04 |
| JPH0750454B2 true JPH0750454B2 (ja) | 1995-05-31 |
Family
ID=15891624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61169721A Expired - Fee Related JPH0750454B2 (ja) | 1986-07-21 | 1986-07-21 | チヤネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750454B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165121A (ja) * | 1983-03-11 | 1984-09-18 | Fujitsu Ltd | チヤネルのオ−バ−ラン検出回路 |
-
1986
- 1986-07-21 JP JP61169721A patent/JPH0750454B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326750A (ja) | 1988-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0075631A1 (en) | Apparatus for logging hard memory read errors | |
| JPH0746322B2 (ja) | 障害装置特定システム | |
| EP0529557B1 (en) | Apparatus for preventing computer data destructively read out from storage unit | |
| US5602537A (en) | Technique for eliminating data transmit memory underruns | |
| JPH0535616A (ja) | データ転送システム | |
| JPS6145549Y2 (ja) | ||
| JP2635038B2 (ja) | データ転送制御方法 | |
| JPS6326750A (ja) | チヤネル装置 | |
| JPS59195736A (ja) | 通信制御装置 | |
| JP3027439B2 (ja) | タイムスプリットバスの制御回路 | |
| JP2644571B2 (ja) | 遠隔ｉｐｌ制御方式 | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JPS59200365A (ja) | 制御情報転送方式 | |
| JPS61250757A (ja) | 異常検出回路 | |
| JPH0324601A (ja) | 制御方法 | |
| JPH029251A (ja) | フレーミングエラー・ステータス回路 | |
| JPH0348543B2 (ja) | ||
| JPS5827538B2 (ja) | 相互監視方式 | |
| JPS6128146B2 (ja) | ||
| JPH10307601A (ja) | Ｃｐｕの出力制御回路 | |
| JPS62204355A (ja) | デ−タ伝送システム | |
| JPS5918897B2 (ja) | 送信局における伝送結果判定装置 | |
| JPS584364B2 (ja) | デ−タ監視方式 | |
| JPS6042973B2 (ja) | 入出力情報チエツク方式 | |
| JPS61123235A (ja) | デ−タ伝送システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |