JPH0348543B2 - - Google Patents
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- Publication number
- JPH0348543B2 JPH0348543B2 JP56207880A JP20788081A JPH0348543B2 JP H0348543 B2 JPH0348543 B2 JP H0348543B2 JP 56207880 A JP56207880 A JP 56207880A JP 20788081 A JP20788081 A JP 20788081A JP H0348543 B2 JPH0348543 B2 JP H0348543B2
- Authority
- JP
- Japan
- Prior art keywords
- byte
- data
- channel
- error
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はチヤネル装置に関し、Ｉ／Ｏ（入出力
装置）からｎバイト（例えばｎ＝１）単位で送ら
れて来るデータをｎ×ｍバイト（例えばｍ＝４）
に組立てて他の装置（例えば主記憶装置）へ送出
するに際して、送出するデータのエラーチエツク
をする制御方式に関する。
装置）からｎバイト（例えばｎ＝１）単位で送ら
れて来るデータをｎ×ｍバイト（例えばｍ＝４）
に組立てて他の装置（例えば主記憶装置）へ送出
するに際して、送出するデータのエラーチエツク
をする制御方式に関する。
一般にＩ／Ｏから１バイト単位で送られるデー
タを、チヤネルで４バイトに組立て、MSU（主記
憶装置）又はSCU（記憶制御装置）へ４バイト幅
のデータバスを介して転送する場合、該４バイト
中の有効データ・バイト位置を示すバイトマーク
を付して転送が行なわれる。バイト・マークは一
般に１バイトに対して１ビツトあればよいので、
今の例では４ビツトである。
タを、チヤネルで４バイトに組立て、MSU（主記
憶装置）又はSCU（記憶制御装置）へ４バイト幅
のデータバスを介して転送する場合、該４バイト
中の有効データ・バイト位置を示すバイトマーク
を付して転送が行なわれる。バイト・マークは一
般に１バイトに対して１ビツトあればよいので、
今の例では４ビツトである。
一方チヤネルにおいては送出する４バイトのデ
ータにパリテイエラーがあるか否かをチエツク
し、エラーがあるときには必らず見かけ上正しい
パリテイに修正してMSU又はSCUに転送し、
MSU又はSCUでは見かけ上通常動作をさせると
ともに、チヤネルは一連のストア処理終了時にチ
ヤネル・データ・チエツク信号としてＩ／Ｏ割込
時等にCPU（中央処理装置）に報告する。
ータにパリテイエラーがあるか否かをチエツク
し、エラーがあるときには必らず見かけ上正しい
パリテイに修正してMSU又はSCUに転送し、
MSU又はSCUでは見かけ上通常動作をさせると
ともに、チヤネルは一連のストア処理終了時にチ
ヤネル・データ・チエツク信号としてＩ／Ｏ割込
時等にCPU（中央処理装置）に報告する。
Ｉ／Ｏからのストアデータが４バイト未満であ
つたり、また４バイト以上であつても、そのスト
ア・アドレスが４バイトバウンダリ上でない場合
には、MSU又はSCUに送出される４バイトの中
で不用なバイトが存在することになる。そのため
にバイトマークで各バイトの有効・無効を示す必
要が生じる訳である。そして、万一無効バイト位
置にエラーが生じても、それは本来チヤネル・デ
ータ・チエツクとして報告する必要はない筈であ
り、そうするために従来は４バイトへ組立てるた
めのバツフアレジスタを必らずイニシヤライズし
て正しいパリテイになるようにしてから、Ｉ／Ｏ
からの１バイト・データを順次所定のバイト位置
に書込んでいた。
つたり、また４バイト以上であつても、そのスト
ア・アドレスが４バイトバウンダリ上でない場合
には、MSU又はSCUに送出される４バイトの中
で不用なバイトが存在することになる。そのため
にバイトマークで各バイトの有効・無効を示す必
要が生じる訳である。そして、万一無効バイト位
置にエラーが生じても、それは本来チヤネル・デ
ータ・チエツクとして報告する必要はない筈であ
り、そうするために従来は４バイトへ組立てるた
めのバツフアレジスタを必らずイニシヤライズし
て正しいパリテイになるようにしてから、Ｉ／Ｏ
からの１バイト・データを順次所定のバイト位置
に書込んでいた。
尚これらバツフアレジスタは、上記ストア処理
以外にも利用されることがあり、そのときにパリ
テイエラーを生じたときはその旨の報告をCPU
に通知するが、そのパリテイエラーを生じている
レジスタにＩ／Ｏからのデータを書込んで、その
ときたまたま該エラーを生じているバイトには書
込みがなかつたとすると、MSU又はSCUへの転
送データには当該パリテイエラーのデータがその
まま残つていまので、ストア処理時（MSU又は
SCUへの送出時）に再びエラーが検出されてし
まう。そのような場合を考慮して従来は上記イニ
シヤライズを行なつていたものである。
以外にも利用されることがあり、そのときにパリ
テイエラーを生じたときはその旨の報告をCPU
に通知するが、そのパリテイエラーを生じている
レジスタにＩ／Ｏからのデータを書込んで、その
ときたまたま該エラーを生じているバイトには書
込みがなかつたとすると、MSU又はSCUへの転
送データには当該パリテイエラーのデータがその
まま残つていまので、ストア処理時（MSU又は
SCUへの送出時）に再びエラーが検出されてし
まう。そのような場合を考慮して従来は上記イニ
シヤライズを行なつていたものである。
このようにストア処理の転送のためにその都度
必らずレジスタのイニシヤライズを行なうことは
チヤネルにとつて少なからぬ負担となる。特に１
回の転送バイト数が増したり、バツフアレジスタ
の容量が増大するとそれにつれてイニシヤライズ
のための時間が増大し（順次にイニシヤライズす
る場合）或いはイニシヤライズのための金物量も
増す（一度に全ビツトをイニシヤライズする場
合）。
必らずレジスタのイニシヤライズを行なうことは
チヤネルにとつて少なからぬ負担となる。特に１
回の転送バイト数が増したり、バツフアレジスタ
の容量が増大するとそれにつれてイニシヤライズ
のための時間が増大し（順次にイニシヤライズす
る場合）或いはイニシヤライズのための金物量も
増す（一度に全ビツトをイニシヤライズする場
合）。
本発明は上記バツフアレジスタのイニシヤライ
ズを不用にし、チヤネルの負荷を減らすことにあ
る。
ズを不用にし、チヤネルの負荷を減らすことにあ
る。
図は本発明の一実施例ブロツク図を示し、
CH，CPU，MSU，SCUは前述のとおりの各装
置DBR０〜３は夫々４バイト幅のデータバツフ
アレジスタ、BMR０〜３は夫々４ビツト幅のバ
イトマークレジスタ、PC０〜PC３は夫々１バイ
トデータのパリテイチエツカ、Ｇ０〜Ｇ３は２入
力ANDゲート、CDはチヤネルデータチエツク制
御部である。
CH，CPU，MSU，SCUは前述のとおりの各装
置DBR０〜３は夫々４バイト幅のデータバツフ
アレジスタ、BMR０〜３は夫々４ビツト幅のバ
イトマークレジスタ、PC０〜PC３は夫々１バイ
トデータのパリテイチエツカ、Ｇ０〜Ｇ３は２入
力ANDゲート、CDはチヤネルデータチエツク制
御部である。
チヤネルCHはＩ／Ｏからのストア要求を受け
ると、図示しない制御部によつてその先頭ストア
アドレスと４バイトバウンダリとの関係から
DBR０の所望バイト位置から１バイトづつ次々
と書込んでいく。DBR０が一杯になるとその内
容はDBR１にシフトされ、さらにDBR０に後続
バイトが書込まれていく。これと並行して書込み
を行なつたDBR０のバイト位置に対応してBMR
０にバイトマークが書き込まれる。バイトマーク
は、先頭ストアアドレスと４バイトバウンダリと
の関係から、又、転送すべきデータ長との関係か
らどの部分に立てるべきかが判り、バイトマーク
を一度に４つ分に０か１を格納する。DRR０か
らDBR１へのシフトと同期してBMR０の内容も
BMR１へシフトされる。
ると、図示しない制御部によつてその先頭ストア
アドレスと４バイトバウンダリとの関係から
DBR０の所望バイト位置から１バイトづつ次々
と書込んでいく。DBR０が一杯になるとその内
容はDBR１にシフトされ、さらにDBR０に後続
バイトが書込まれていく。これと並行して書込み
を行なつたDBR０のバイト位置に対応してBMR
０にバイトマークが書き込まれる。バイトマーク
は、先頭ストアアドレスと４バイトバウンダリと
の関係から、又、転送すべきデータ長との関係か
らどの部分に立てるべきかが判り、バイトマーク
を一度に４つ分に０か１を格納する。DRR０か
らDBR１へのシフトと同期してBMR０の内容も
BMR１へシフトされる。
さらにDBR０が一杯になればDBR１の内容を
DBR２へシフトし、DBR０の内容をDBR１へシ
フトし、順次最大16バイトまで詰め込まれる。
BMR０〜３についても同様である。
DBR２へシフトし、DBR０の内容をDBR１へシ
フトし、順次最大16バイトまで詰め込まれる。
BMR０〜３についても同様である。
SCUに対してはDBR３から４バイトデータが、
またBMR３から４ビツトのバイトマークが送出
される。各バイトのデータは従来と同様に送出時
点においてPC０〜３でチエツクされるが、本発
明ではこの各チエツク結果をBMR３の各ビツト
によつてゲートＧ０〜Ｇ３により論理積をとつて
チヤネル・データ・チエツク制御部CDCへ与え
る。前記与えられたエラー情報を、CDCは、コ
ード化してCPUに、エラーがある旨を転送する。
この転送時には、どのバイト位置にエラーがある
かないかを転送しても良いし、又、エラーがある
旨のみを転送しても良い。エラーがある旨のみを
転送する場合は、アンドゲートからの出力を
CDC内に設けられたラツチ等に記録して置き、
しかるべき後に、サービスプロセツサ等（エラー
がある旨をCPUがサービスプロセツサに伝える
こととなる。）の保守装置から前記ラツチされた
エラー情報を読み取り、エラー解析を行うことと
なる。
またBMR３から４ビツトのバイトマークが送出
される。各バイトのデータは従来と同様に送出時
点においてPC０〜３でチエツクされるが、本発
明ではこの各チエツク結果をBMR３の各ビツト
によつてゲートＧ０〜Ｇ３により論理積をとつて
チヤネル・データ・チエツク制御部CDCへ与え
る。前記与えられたエラー情報を、CDCは、コ
ード化してCPUに、エラーがある旨を転送する。
この転送時には、どのバイト位置にエラーがある
かないかを転送しても良いし、又、エラーがある
旨のみを転送しても良い。エラーがある旨のみを
転送する場合は、アンドゲートからの出力を
CDC内に設けられたラツチ等に記録して置き、
しかるべき後に、サービスプロセツサ等（エラー
がある旨をCPUがサービスプロセツサに伝える
こととなる。）の保守装置から前記ラツチされた
エラー情報を読み取り、エラー解析を行うことと
なる。
従つてバイトマークの立つていないバイト位置
にてエラーを生じていてもCPUへのエラー報告
は行なわれない。このため、ストア時の転送処理
に先立つてDBR０〜３のイニシヤライズを行な
う必要はない。
にてエラーを生じていてもCPUへのエラー報告
は行なわれない。このため、ストア時の転送処理
に先立つてDBR０〜３のイニシヤライズを行な
う必要はない。
尚、パリテイチエツクでもしパリテイエラーが
検出されれば、それがバイトマークの立つている
位置であろうとなかろうと、パリテイを修正して
MSU又はSCUへ送出することは、従来と全く同
じである。従つてMSU又はSCU側には何ら変更
は要しない。バイトマークの一部が立つていない
場合には、MSU又はSCUではいわゆる部分書込
みとなり、当該ストアすべきバイトを含む４バイ
トが一旦MSUから読出され、バイトマークの立
つている位置のみがチヤネルCHからのデータに
置換されて再書込みされる。従つてバイトマーク
の立つていない位置のデータは実際にはMSUへ
は書込まれないので、そのデータにエラーがあつ
てパリテイのみが強制的に修正されたものであつ
ても問題とはならない。
検出されれば、それがバイトマークの立つている
位置であろうとなかろうと、パリテイを修正して
MSU又はSCUへ送出することは、従来と全く同
じである。従つてMSU又はSCU側には何ら変更
は要しない。バイトマークの一部が立つていない
場合には、MSU又はSCUではいわゆる部分書込
みとなり、当該ストアすべきバイトを含む４バイ
トが一旦MSUから読出され、バイトマークの立
つている位置のみがチヤネルCHからのデータに
置換されて再書込みされる。従つてバイトマーク
の立つていない位置のデータは実際にはMSUへ
は書込まれないので、そのデータにエラーがあつ
てパリテイのみが強制的に修正されたものであつ
ても問題とはならない。
以上の如く、本発明によればストア処理のたび
にレジスタをイニシヤライズする必要がなく、従
つてチヤネルの負荷を軽減し処理の高速化或いは
金物を減らすことができる。
にレジスタをイニシヤライズする必要がなく、従
つてチヤネルの負荷を軽減し処理の高速化或いは
金物を減らすことができる。
図は本発明の一実施例ブロツク図であり、
DBR０〜３は４バイト幅のデータバツフアレジ
スタ、BMR０〜３は４ビツト幅のバイトマーク
レジスタ、PC０〜３は１バイト単位のパリテイ
チエツカ、Ｇ０〜Ｇ３はANDゲート、CDCはチ
ヤネルデータ・チエツカ制御部、SCUは記憶制
御部、MSUは主記憶制御部。
DBR０〜３は４バイト幅のデータバツフアレジ
スタ、BMR０〜３は４ビツト幅のバイトマーク
レジスタ、PC０〜３は１バイト単位のパリテイ
チエツカ、Ｇ０〜Ｇ３はANDゲート、CDCはチ
ヤネルデータ・チエツカ制御部、SCUは記憶制
御部、MSUは主記憶制御部。
Claims (1)
- 【特許請求の範囲】 １ Ｉ／Ｏからのｎバイト単位（ｎは１以上の整
数）で送られてくるデータを、データバツフアレ
ジスタの所望の位置に書き込むとともに、データ
バツフアレジスタを用いてｎ×ｍバイト（ｍは２
以上の整数）に組立て、ｍビツトのバイトマーク
レジスタに該書き込まれたデータの位置に対応す
るバイトマークを立て、前記データバツフアレジ
スタの各ｎバイト毎のデータを前記バイトマーク
を付して送出するチヤネル装置であり、前記チヤ
ネル装置は前記送出されるデータの障害情報を上
位装置に通知するチヤネル・データ・チエツク制
御部を有するチヤネル装置に於いて、 前記データバツフアレジスタの各ｎバイト単位
毎にエラーチエツクをし、エラーの有無を各ｎバ
イト毎に示すエラーチエツク手段と、 前記エラーチエツク手段によつて示された各ｎ
バイト毎のエラー有無から、前記バイトマークが
立つている部分に相当する各ｎバイトに対応する
前記エラー有無の情報のみを検出し、前記チヤネ
ル・データ・チエツク制御部にその旨を出力する
手段を有することを特徴とするチヤネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207880A JPS58107937A (ja) | 1981-12-22 | 1981-12-22 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207880A JPS58107937A (ja) | 1981-12-22 | 1981-12-22 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107937A JPS58107937A (ja) | 1983-06-27 |
| JPH0348543B2 true JPH0348543B2 (ja) | 1991-07-24 |
Family
ID=16547081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207880A Granted JPS58107937A (ja) | 1981-12-22 | 1981-12-22 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107937A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154555A (ja) * | 1984-08-24 | 1986-03-18 | Fujitsu Ltd | チャネル処理装置 |
| JP2544012B2 (ja) * | 1990-08-22 | 1996-10-16 | 富士通株式会社 | デ―タバッファのパリティチェック回路 |
-
1981
- 1981-12-22 JP JP56207880A patent/JPS58107937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107937A (ja) | 1983-06-27 |
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