JPS60224190A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS60224190A JPS60224190A JP59078462A JP7846284A JPS60224190A JP S60224190 A JPS60224190 A JP S60224190A JP 59078462 A JP59078462 A JP 59078462A JP 7846284 A JP7846284 A JP 7846284A JP S60224190 A JPS60224190 A JP S60224190A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- write
- buffer
- data
- row
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、例えば、リード・モデ
ィファイ・ライト機能を含むダイナミック型ＲＡＭに利
用して有効な技術に関するものである。
セス・メモリ）に関するもので、例えば、リード・モデ
ィファイ・ライト機能を含むダイナミック型ＲＡＭに利
用して有効な技術に関するものである。
ダイナミック型ＲＡＭにおける動作の１つとして、リー
ド・モディファイ・ライト機能が公知である（日経エレ
クトロニクス誌、１９７７年４月１８日号の頁６５〜７
３参照）。
ド・モディファイ・ライト機能が公知である（日経エレ
クトロニクス誌、１９７７年４月１８日号の頁６５〜７
３参照）。
従来のダイナミック型ＲＡＭにあっては、ライトイネー
ブル信号ＷＥにより形成されたタイミング信号によって
データ人力バッファを動作状態とするものであったため
、例えば、上記リード・モディファイ・ライト動作に無
駄な動作時間の生じることが本願発明者の研究によって
明らかにされた。すなわち、リード・モディファイ・ラ
イト動作にあっては、先にリード動作を行うので、既に
メモリアレイは選択状態にあるにもかかわらず、ライト
イネーブル信号−Ｗｌがロウレベルになってからデータ
人カバソファが動作状態になって書込み信号の取り込み
を行うので、この動作時間が書込みサイクルに加算され
てしまうものとなる。
ブル信号ＷＥにより形成されたタイミング信号によって
データ人力バッファを動作状態とするものであったため
、例えば、上記リード・モディファイ・ライト動作に無
駄な動作時間の生じることが本願発明者の研究によって
明らかにされた。すなわち、リード・モディファイ・ラ
イト動作にあっては、先にリード動作を行うので、既に
メモリアレイは選択状態にあるにもかかわらず、ライト
イネーブル信号−Ｗｌがロウレベルになってからデータ
人カバソファが動作状態になって書込み信号の取り込み
を行うので、この動作時間が書込みサイクルに加算され
てしまうものとなる。
この発明の目的は、簡単な構成により高速化を図ったダ
イナミック型ＲＡＭを提供することにある。
イナミック型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、データ入カバソファをロウ系のタイミング信
号によって動作状態にしておくことにより、ライトイネ
ーブル信号のロウレベルにより直ちにメモリアレイへの
書込みが行えるようにするものである。
号によって動作状態にしておくことにより、ライトイネ
ーブル信号のロウレベルにより直ちにメモリアレイへの
書込みが行えるようにするものである。
第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の要部回路図が示されている。
実施例の要部回路図が示されている。
同図に示した実施例回路では、ｎチャンネルＭＯ３ＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１゛、“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態に
してキャパシタＣ３を共通のデータ線ＤＬにつなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１゛、“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態に
してキャパシタＣ３を共通のデータ線ＤＬにつなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上、記キャパシタＣｓと
、共通のデータ線ＤＬの浮遊容量Ｃｏ（図示せず）との
関係は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上、記キャパシタＣｓと
、共通のデータ線ＤＬの浮遊容量Ｃｏ（図示せず）との
関係は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。
したが、って、上記キャパシタＣｓに蓄積された電荷量
によるデータ線ＤＬの電位変化は、非常に微少な信号と
なっている。このような微少な信号を検出するための基
準としてダミーセルＤＣが設けられている。このダミー
セルＤＣは、そのキャパシタＣｄの容量値がメモリセル
ＭＣのキャパシタＣ８のはり半分であることを除き、メ
モリセルＭＣと同じ製造条件、同じ設計定数で作られて
いる。キャパシタＣｄは、アドレッシングに先立って、
ＭＯＳＦＥＴＱｄ’によって接地電位に充電される。
によるデータ線ＤＬの電位変化は、非常に微少な信号と
なっている。このような微少な信号を検出するための基
準としてダミーセルＤＣが設けられている。このダミー
セルＤＣは、そのキャパシタＣｄの容量値がメモリセル
ＭＣのキャパシタＣ８のはり半分であることを除き、メ
モリセルＭＣと同じ製造条件、同じ設計定数で作られて
いる。キャパシタＣｄは、アドレッシングに先立って、
ＭＯＳＦＥＴＱｄ’によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のはソ′半分に等しい基準電圧を形成
することになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のはソ′半分に等しい基準電圧を形成
することになる。
同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φＰａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、相補データ線ＤＬ、ＤＬのそれぞれに
１個ずつのダミーセルが結合されている。また、各メモ
リセルＭＣは、１本のワード線ＷＬと相補データ線の一
方との交叉点において結合される。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φＰａｌ＋φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、相補データ線ＤＬ、ＤＬのそれぞれに
１個ずつのダミーセルが結合されている。また、各メモ
リセルＭＣは、１本のワード線ＷＬと相補データ線の一
方との交叉点において結合される。
各ワード線ＷＬは双方のデータ線対と交差しているので
、ワード線ＷＬに生じる雑音成分が静電結合によりデー
タ線にのっても、その雑音成分が双方のデータ線対ＤＬ
、ＤＬに等しく現れ、差動型のセンスアンプＳＡによっ
て相殺される。
、ワード線ＷＬに生じる雑音成分が静電結合によりデー
タ線にのっても、その雑音成分が双方のデータ線対ＤＬ
、ＤＬに等しく現れ、差動型のセンスアンプＳＡによっ
て相殺される。
上記のアドレッシングにおいて、相補データ線ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａ１によって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａ１によって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低（上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（ＧＶ）に到達する。
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低（上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（ＧＶ）に到達する。
上記のアドレッシングの際、一旦破壊されがかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０″として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０″として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ人力
バッファＤＩＢの出力端子に接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ人力
バッファＤＩＢの出力端子に接続される。
特に制限されないが、この実施例では、データ人力バッ
ファＤＩＢは、タイミング信号φｉｎ により動作状態
となる入カバソファと、この出力信号を受けてコモン相
補データ線ＣＤＬ、ＣＤＬの駆動信号を形成する駆動回
路と、この駆動出力をライトイネーブル信号ＷＥにより
形成されたタイミング信号（図示せず）により上記駆動
出力信号をコモン相補データ線ＣＤＬ、ＣＤＬに伝える
ゲート回路とに・より構成される。
ファＤＩＢは、タイミング信号φｉｎ により動作状態
となる入カバソファと、この出力信号を受けてコモン相
補データ線ＣＤＬ、ＣＤＬの駆動信号を形成する駆動回
路と、この駆動出力をライトイネーブル信号ＷＥにより
形成されたタイミング信号（図示せず）により上記駆動
出力信号をコモン相補データ線ＣＤＬ、ＣＤＬに伝える
ゲート回路とに・より構成される。
ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで加工形成された内部相補アドレ
ス信号を受けて、１本のワード線及びダミーワード線並
びにカラムスイッチ選択信号を形成してメモリセル及び
ダミーセルのアドレッシングを行う、すなわち、アドレ
スバッファＡＤＢは、印加された外部アドレス信号ＡＸ
Ｏ〜ＡＸｉに従った内部相補アドレス信号を加工形成し
、ロウアドレスストローブ信号ＲＡＳにより形成された
タイミング信号φａｒに同期して内部相補アドレス信号
をロウデコーダＲ−ＤＣＨに送出する。
ドレスバッファＡＤＢで加工形成された内部相補アドレ
ス信号を受けて、１本のワード線及びダミーワード線並
びにカラムスイッチ選択信号を形成してメモリセル及び
ダミーセルのアドレッシングを行う、すなわち、アドレ
スバッファＡＤＢは、印加された外部アドレス信号ＡＸ
Ｏ〜ＡＸｉに従った内部相補アドレス信号を加工形成し
、ロウアドレスストローブ信号ＲＡＳにより形成された
タイミング信号φａｒに同期して内部相補アドレス信号
をロウデコーダＲ−ＤＣＨに送出する。
ロウデコーダＲ−ＤＣＲは、この内部相補アドレス信号
とワード線選択タイミング信号φＸとを受けて、所定の
ワード線及びダミーワード線の選択動作を行う。また、
アドレスバッファＡＤＢは、印加された外部アドレス信
号ＡＹＯ〜ＡＹｉに従った内部相補アドレス信号を加工
形成し、カラムアドレスストローブ信号ＣＡＳにより形
成されたタイミング信号φａＣに同期して、それをカラ
ムデコーグＣ−ＤＣＨに送出する。カラムデコーダＣ−
ＤＣＲは、この内部相補アドレス信号と、データ線選択
タイミング信号φｙとを受けてデータ線の選択動作を行
う。
とワード線選択タイミング信号φＸとを受けて、所定の
ワード線及びダミーワード線の選択動作を行う。また、
アドレスバッファＡＤＢは、印加された外部アドレス信
号ＡＹＯ〜ＡＹｉに従った内部相補アドレス信号を加工
形成し、カラムアドレスストローブ信号ＣＡＳにより形
成されたタイミング信号φａＣに同期して、それをカラ
ムデコーグＣ−ＤＣＨに送出する。カラムデコーダＣ−
ＤＣＲは、この内部相補アドレス信号と、データ線選択
タイミング信号φｙとを受けてデータ線の選択動作を行
う。
タイミング発生回路ＴＧは、特に制限されないが、外部
端子からそれぞれ供給されたロウアドレスストローブ信
号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ及びラ
イトイネーブル信号ＷＥを受けて上記動作に必要な各種
タイミング信号を形成する。
端子からそれぞれ供給されたロウアドレスストローブ信
号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ及びラ
イトイネーブル信号ＷＥを受けて上記動作に必要な各種
タイミング信号を形成する。
次に、この実施例のダイナミック型ＲＡＭにおけるリー
ド・モディファイ・ライト動作を第２図に示したタイミ
ング図に従って説明する。
ド・モディファイ・ライト動作を第２図に示したタイミ
ング図に従って説明する。
供給されたアドレス信号Ａｉは、ロウアドレスストロー
ブ信号ＲＡＳのロウレベルの変化に同期して、ロウ系ア
ドレス信号ＡＸ （ＡＸＯ〜ＡＸｉ）として取り込まれ
、上記ロウアドレスデコーダＲ−ＤＣＨに伝えられる。
ブ信号ＲＡＳのロウレベルの変化に同期して、ロウ系ア
ドレス信号ＡＸ （ＡＸＯ〜ＡＸｉ）として取り込まれ
、上記ロウアドレスデコーダＲ−ＤＣＨに伝えられる。
これにより、アドレス信号Ａｔによって指示されたワー
ド線の選択動作が行われる。
ド線の選択動作が行われる。
そして、次に供給されたアドレス信号Ａｔは、カラムア
ドレスストローブ信号ＣＡＳに同期して、カラム系アド
レス信号ＡＹ （ＡＹＯ−ＡＹｉ）として取り込まれ、
上記カラムアドレスデコーダＣ−ＤＣＲに伝えられる。
ドレスストローブ信号ＣＡＳに同期して、カラム系アド
レス信号ＡＹ （ＡＹＯ−ＡＹｉ）として取り込まれ、
上記カラムアドレスデコーダＣ−ＤＣＲに伝えられる。
これにより、データ線の選択動作が行われる。
この実施例では、上記ロウアドレスストローブ信号ＲＡ
Ｓのロウレベルにより形成されたロウ系タイミング信号
、例えば、ロウアドレスバッファの動作タイミング信号
φａｒと同じタイミング信号によって形成れたタイミン
グ信号φｉｎをハイレベルにして、データ人力バッファ
ＤＩＢを構成する入力回路を動作状態にして置くもので
ある。
Ｓのロウレベルにより形成されたロウ系タイミング信号
、例えば、ロウアドレスバッファの動作タイミング信号
φａｒと同じタイミング信号によって形成れたタイミン
グ信号φｉｎをハイレベルにして、データ人力バッファ
ＤＩＢを構成する入力回路を動作状態にして置くもので
ある。
上記メモリアレイＭＡＲＹのアドレッシングによって選
択されたメモリセルの読み出し信号は、カラム系タイミ
ング信号によって形成されたタイミング信号φｏｐのハ
イレベルによりデータ出力バッファＤＯＢが動作状態な
って出力端子から送出される。このような読み出し動作
が終了した後、ライトイネーブル信号ＷＥがロウレベル
にされると、このライトイネーブル信号ＷＥのロウレベ
ルとともに形成されるタイミング信号によって、上記デ
ータ人力バッファＤＩＲにより既に形成された駆動信号
がコモン相補データ線ＣＤＬ、ＣＤＬに伝えられるので
、上記選択状態のメモリセルに直ちに書込みが行われる
。
択されたメモリセルの読み出し信号は、カラム系タイミ
ング信号によって形成されたタイミング信号φｏｐのハ
イレベルによりデータ出力バッファＤＯＢが動作状態な
って出力端子から送出される。このような読み出し動作
が終了した後、ライトイネーブル信号ＷＥがロウレベル
にされると、このライトイネーブル信号ＷＥのロウレベ
ルとともに形成されるタイミング信号によって、上記デ
ータ人力バッファＤＩＲにより既に形成された駆動信号
がコモン相補データ線ＣＤＬ、ＣＤＬに伝えられるので
、上記選択状態のメモリセルに直ちに書込みが行われる
。
（１）データ人力バッファをロウ系タイミング信号によ
って動作状態にして置くとともに、ライトイネーブル信
号のロウレベルに同期して、既に形成された書込み駆動
信号を直ちにメモリアレイに書込むことができる。した
がって、ライトイネーブル信号がロウレベルになってか
らデータ人力バッファの動作を開始して、その取り込み
を行うものに比べて、このデータ人力バッファにおける
信号遅延時間を実質的に無くすことができる。このこと
より、読み出し動作後の書込み動作を高速に行うことが
できるという効果が得られる。
って動作状態にして置くとともに、ライトイネーブル信
号のロウレベルに同期して、既に形成された書込み駆動
信号を直ちにメモリアレイに書込むことができる。した
がって、ライトイネーブル信号がロウレベルになってか
らデータ人力バッファの動作を開始して、その取り込み
を行うものに比べて、このデータ人力バッファにおける
信号遅延時間を実質的に無くすことができる。このこと
より、読み出し動作後の書込み動作を高速に行うことが
できるという効果が得られる。
（２）上記（１）により、複数個のメモリアレイＭＡＲ
Ｙを同時にアドレッシングしておいて、各メモリアレイ
に対して複数ビットの信号をシリアルに書込み又は読み
出し動作を行うニブルモード、バイトモード等において
は、１度のアドレス設定により複数ビットの書込み又は
読み出しを行うものであるので、この発明の適用によっ
て上記遅延時間を無くすことができるから、全体として
大幅な動作時間の短縮化、言い換えるならば、動作の高
速化を図ることができるという効果が得られる。
Ｙを同時にアドレッシングしておいて、各メモリアレイ
に対して複数ビットの信号をシリアルに書込み又は読み
出し動作を行うニブルモード、バイトモード等において
は、１度のアドレス設定により複数ビットの書込み又は
読み出しを行うものであるので、この発明の適用によっ
て上記遅延時間を無くすことができるから、全体として
大幅な動作時間の短縮化、言い換えるならば、動作の高
速化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ人力バ
ッファを動作状態にするタイミング信号φｉｎは、必ず
しもロウアドレス信号と同じタイミング信号である必要
はなく、遅くともリード・モディファイ・ライト動作に
おけるライトイネーブル信号ＷＥがロウレベルになると
き、既に書込み駆動を形成することのできるようなロウ
系タイミング信号を利用するものであれば何であっても
よい。また、アドレスバッファ、アドレスデコーダ及び
データ人カバソファ、データ出力バッファ等のような周
辺回路の具体的回路構成は、種々の実施形態を採るとこ
ができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ人力バ
ッファを動作状態にするタイミング信号φｉｎは、必ず
しもロウアドレス信号と同じタイミング信号である必要
はなく、遅くともリード・モディファイ・ライト動作に
おけるライトイネーブル信号ＷＥがロウレベルになると
き、既に書込み駆動を形成することのできるようなロウ
系タイミング信号を利用するものであれば何であっても
よい。また、アドレスバッファ、アドレスデコーダ及び
データ人カバソファ、データ出力バッファ等のような周
辺回路の具体的回路構成は、種々の実施形態を採るとこ
ができるものである。
この発明は、アドレスストローブ信号を用いて外部アド
レス信号を多重化して供給するダイナミック型ＲＡ Ｍ
に広（利用できるものである。
レス信号を多重化して供給するダイナミック型ＲＡ Ｍ
に広（利用できるものである。
第１図は、この発明が適用されるダイナ＜７り型ＲＡＭ
の一実施例を示す回路図、 第２図は、そのリード・モディファイ・ライト動作の一
例を示すタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＨ・・アドレスバッファ、ＤＯＢ・・データ
出力バッファ、ＤＩ代理人弁理士 高橋 明夫 第 １ 図 Ｒ胡７４とρ〜Δ４
の一実施例を示す回路図、 第２図は、そのリード・モディファイ・ライト動作の一
例を示すタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコ
ーダ、ＡＤＨ・・アドレスバッファ、ＤＯＢ・・データ
出力バッファ、ＤＩ代理人弁理士 高橋 明夫 第 １ 図 Ｒ胡７４とρ〜Δ４
Claims (1)
- 【特許請求の範囲】 １、多重化して供給された外部アドレス信号をアドレス
ストローブ信号に同期してそれぞれ取り込むロウアドレ
スバッファ及びカラムアドレスバッファと、データ入力
端子から供給された書込み信号をロウアドレスストロー
ブ信号に基づいて形成されたロウ系タイミング信号に同
期して取り込む入力バッファと、ライトイネーブル信号
に同期して上記取り込んだ書込み信号をメモリアレイに
伝える書込み回路とを含むことを特徴とするダイナミッ
ク型ＲＡＭ。 ２、上記データ人力バッファは、ロウアドレスバッファ
と同じタイミング信号によって動作状態にさるものであ
ることを特徴とする特許請求の範囲第１項記載のダイナ
ミック型ＲＡＭ。 ３、上記書込み回路は、上記ロウ系タイミング信号によ
って動作状態とされる上記入カバソファの出力信号を受
けてコモン相補データ線の駆動信号を形成する駆動回路
と、この駆動信号をライトイネーブル信号に同期してメ
モリアレイのコモン相補データ線に伝えるゲート回路と
により構成されるものであることを特徴とする特許請求
の範囲第１又は第２項記載のダイナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078462A JPH0789436B2 (ja) | 1984-04-20 | 1984-04-20 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078462A JPH0789436B2 (ja) | 1984-04-20 | 1984-04-20 | ダイナミツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224190A true JPS60224190A (ja) | 1985-11-08 |
| JPH0789436B2 JPH0789436B2 (ja) | 1995-09-27 |
Family
ID=13662689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078462A Expired - Lifetime JPH0789436B2 (ja) | 1984-04-20 | 1984-04-20 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789436B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991006956A1 (fr) * | 1989-11-07 | 1991-05-16 | Fujitsu Limited | Memoire a semi-conducteurs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570991A (en) * | 1978-09-07 | 1980-05-28 | Texas Instruments Inc | Semiconductor highhspeed read*write memory unit |
-
1984
- 1984-04-20 JP JP59078462A patent/JPH0789436B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570991A (en) * | 1978-09-07 | 1980-05-28 | Texas Instruments Inc | Semiconductor highhspeed read*write memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991006956A1 (fr) * | 1989-11-07 | 1991-05-16 | Fujitsu Limited | Memoire a semi-conducteurs |
| US5335206A (en) * | 1989-11-07 | 1994-08-02 | Fujitsu Limited | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789436B2 (ja) | 1995-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |